JPS621435U - - Google Patents
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- Publication number
- JPS621435U JPS621435U JP9127185U JP9127185U JPS621435U JP S621435 U JPS621435 U JP S621435U JP 9127185 U JP9127185 U JP 9127185U JP 9127185 U JP9127185 U JP 9127185U JP S621435 U JPS621435 U JP S621435U
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- channel fet
- mos
- fet
- clock gate
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
第１図はこの考案の実施例を示す電子回路、第
２図は従来のクロツクトインバータを使つた４ビ
ツトラツチ回路図、 １３ａ，１４ａ：ＰトヤネルＦＥＴ、１３ｂ，
１４ｂ；ＮチヤネルＦＥＴ。
２図は従来のクロツクトインバータを使つた４ビ
ツトラツチ回路図、 １３ａ，１４ａ：ＰトヤネルＦＥＴ、１３ｂ，
１４ｂ；ＮチヤネルＦＥＴ。
Claims (1)
- 同一のクロツク信号によつて並列に動作させら
れる複数個のＭＯＳクロツクゲート回路において
；クロツク信号を受けるＰチヤネルＦＥＴまたは
ＮチヤネルＦＥＴの少なくとも何れかの一方に一
個の共通のＦＥＴを使用して構成したことを特徴
とするＭＯＳクロツクゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9127185U JPS621435U (ja) | 1985-06-17 | 1985-06-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9127185U JPS621435U (ja) | 1985-06-17 | 1985-06-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621435U true JPS621435U (ja) | 1987-01-07 |
Family
ID=30647015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9127185U Pending JPS621435U (ja) | 1985-06-17 | 1985-06-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621435U (ja) |
-
1985
- 1985-06-17 JP JP9127185U patent/JPS621435U/ja active Pending
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