JPS62146038A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS62146038A JPS62146038A JP60288412A JP28841285A JPS62146038A JP S62146038 A JPS62146038 A JP S62146038A JP 60288412 A JP60288412 A JP 60288412A JP 28841285 A JP28841285 A JP 28841285A JP S62146038 A JPS62146038 A JP S62146038A
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- JP
- Japan
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- circuit
- data
- serial
- interrupt signal
- parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、有線あるいは無線により、マルチドロップ方
式によりデータ通信を行なう通信制御装置に関する。
式によりデータ通信を行なう通信制御装置に関する。
従来の技術
従来のマルチドロップ方式による通信制御装置は、第３
図に示したように、通信回線１１からシリアルデータを
受信すると、受信回路１３を介しシリアル／パラレル変
換回路１４により、１バイト毎にパラレル変換され、変
換が完了する毎に、割込信号が発生し、この割込信号に
より制御回路１６に対し、データ読み取り請求をする。
図に示したように、通信回線１１からシリアルデータを
受信すると、受信回路１３を介しシリアル／パラレル変
換回路１４により、１バイト毎にパラレル変換され、変
換が完了する毎に、割込信号が発生し、この割込信号に
より制御回路１６に対し、データ読み取り請求をする。
制御回路−１５では、上記割込信号を受信すると、シリ
アル／パラレル変換回路１４から、１バイトづつ、受信
データを読み取り、自己宛データの場合には制御回路１
５内部で、エラー処理等のデータ通信に必要な処理を施
した後、送信回路１２を介し端末（図示せず）へ出力す
る。
アル／パラレル変換回路１４から、１バイトづつ、受信
データを読み取り、自己宛データの場合には制御回路１
５内部で、エラー処理等のデータ通信に必要な処理を施
した後、送信回路１２を介し端末（図示せず）へ出力す
る。
一方自己宛データでない場合には、受信した１バケット
分のデータは全て放棄し、次の自己宛パケットを受信す
るまで待機する。
分のデータは全て放棄し、次の自己宛パケットを受信す
るまで待機する。
発明が解決しようとする問題点
しかしながら上記した従来の通信制御装置では、自己宛
のデータも、またそれ以外のデータも全て制御回路に取
り込み、制御回路で、自己宛データであるかどうかの判
断をし、自己宛データのみを取り込み、それ以外のデー
タは全て放棄するという方式であるため、自己宛以外の
データの受信処理にも処理時間が必要となる。マルチド
ロップで通信回線に接続される通信制御装置が増えれば
増える程、上述したような自己宛以外のデータ受信処理
に余計な時間を費すことになるという問題点を有してい
た。
のデータも、またそれ以外のデータも全て制御回路に取
り込み、制御回路で、自己宛データであるかどうかの判
断をし、自己宛データのみを取り込み、それ以外のデー
タは全て放棄するという方式であるため、自己宛以外の
データの受信処理にも処理時間が必要となる。マルチド
ロップで通信回線に接続される通信制御装置が増えれば
増える程、上述したような自己宛以外のデータ受信処理
に余計な時間を費すことになるという問題点を有してい
た。
本発明は上記問題点に鑑み、自己宛以外のデータ受信処
理に要する時間を短縮することができる通信制御装置を
提供することを目的とする。
理に要する時間を短縮することができる通信制御装置を
提供することを目的とする。
問題点を解決するための手段
本発明は上記目的を達するために、通信回線上にデータ
を送出するための送信回路と、通信回線からのデータを
受信するための受信回路と、制御回路間のパラレルデー
タをシリアルデータに変換するためのシリアル／パラレ
ル変換回路と、上記シリアル／パラレル変換回路からの
割込信号により駆動されるリトリガラブルモノマルチ回
路と、上記割込信号をリトリガラブルモノマルチ回路の
出力で制御するゲート回路と、上記シリアル／パラレル
変換回路とパラレルデータのやりとりを行なう制御回路
とを備えたものである。
を送出するための送信回路と、通信回線からのデータを
受信するための受信回路と、制御回路間のパラレルデー
タをシリアルデータに変換するためのシリアル／パラレ
ル変換回路と、上記シリアル／パラレル変換回路からの
割込信号により駆動されるリトリガラブルモノマルチ回
路と、上記割込信号をリトリガラブルモノマルチ回路の
出力で制御するゲート回路と、上記シリアル／パラレル
変換回路とパラレルデータのやりとりを行なう制御回路
とを備えたものである。
作用
本発明は上記した構成により、制御回路部で自己宛でな
い受信データと判断した場合には、リトリガラブルモノ
マルチ回路を１パケット受信中、セット状態に保持し続
け、その出力信号をゲート回路に入力することによりシ
リアル／パラレル変換回路からの割込信号が、制御回路
に入力されることを禁止することにより、自己宛以外の
データを受信した時に費される時間を使用しないように
する。
い受信データと判断した場合には、リトリガラブルモノ
マルチ回路を１パケット受信中、セット状態に保持し続
け、その出力信号をゲート回路に入力することによりシ
リアル／パラレル変換回路からの割込信号が、制御回路
に入力されることを禁止することにより、自己宛以外の
データを受信した時に費される時間を使用しないように
する。
実施例
第１図は、本発明の一実施例通信制御装置を示すブロッ
ク図である。第１図において、１はマルチドロップ型の
通信回線、２は通信回線２にデータを送信するための送
信回路で、データ入力端子２２及びデータ出力端子２１
を有する。３は、通信回線２からの・／リアルデータを
受信する受信回路で、データ入力端子３１及びデータ出
力端子３２を有する。４はシリアル／パラレル変換回路
で、／リアルデータ出力端子４１、シリアルデータ入力
端子４２、パラレルデータ入出力端子４３、割込信号出
力端子４４を有する。５は制御回路で、パラレルデータ
入出力端子５１、割込信号入力端子５２、ＩＪ １．リ
ガラブルモノマルチ回路６を制御する制御信号出力端子
５３と、端末（図示せず）側データバス入出力端子５４
を有する。６はリトリガラブルモノマルチ回路で、割込
信号入力端子６１、ゲート制御信号出力端子６２及びセ
ット／リセット制御信号入力端子６３を有する。７はゲ
ート回路で、割込信号入力端子７２、ゲート制御信号入
力端子７１及びゲート信号出力端子７３を有する。
ク図である。第１図において、１はマルチドロップ型の
通信回線、２は通信回線２にデータを送信するための送
信回路で、データ入力端子２２及びデータ出力端子２１
を有する。３は、通信回線２からの・／リアルデータを
受信する受信回路で、データ入力端子３１及びデータ出
力端子３２を有する。４はシリアル／パラレル変換回路
で、／リアルデータ出力端子４１、シリアルデータ入力
端子４２、パラレルデータ入出力端子４３、割込信号出
力端子４４を有する。５は制御回路で、パラレルデータ
入出力端子５１、割込信号入力端子５２、ＩＪ １．リ
ガラブルモノマルチ回路６を制御する制御信号出力端子
５３と、端末（図示せず）側データバス入出力端子５４
を有する。６はリトリガラブルモノマルチ回路で、割込
信号入力端子６１、ゲート制御信号出力端子６２及びセ
ット／リセット制御信号入力端子６３を有する。７はゲ
ート回路で、割込信号入力端子７２、ゲート制御信号入
力端子７１及びゲート信号出力端子７３を有する。
以上、上記した構成からなる通信制御装置の動作につい
て更に説明すると、第２図（＆）に示したような一連の
データが受信されると、受信回路３を介して、シリアル
データがシリアル／パラレル変換回路４に入力される。
て更に説明すると、第２図（＆）に示したような一連の
データが受信されると、受信回路３を介して、シリアル
データがシリアル／パラレル変換回路４に入力される。
シリアル／パラレル変換回路４では、パラレルデータに
変換して出力すると同時に、割り込み信号を発生する。
変換して出力すると同時に、割り込み信号を発生する。
割り込み信号は、リトリガラブルモノマルチ回路６とゲ
ート回路７に入力される。リトリガラブルモノマルチ回
路６は、通常は、制御回路５からの制御信号により、リ
セット状態にあり、ゲート回路７は、開状態にあり、上
記割り込み信号は、ゲート回路７を介して、制御回路５
に入力される。
ート回路７に入力される。リトリガラブルモノマルチ回
路６は、通常は、制御回路５からの制御信号により、リ
セット状態にあり、ゲート回路７は、開状態にあり、上
記割り込み信号は、ゲート回路７を介して、制御回路５
に入力される。
割込信号が入力されると、制御回路６では、シリアル／
パラレル変換回路４からのパラレルデータを読み取る。
パラレル変換回路４からのパラレルデータを読み取る。
以上のようなシーケンスにより、次々にデータが受信さ
れるが、アドレスデータが受信された時点で自己宛デー
タであるかどうかの判定を行ない、自己宛データの場合
には、その状態でデータ受信を続行する。一方自己宛デ
ータでない場合には、リトリガラプルモノマルチ回路６
のリセットを解除し、トリガー可能状態にする。このよ
うな状態で割込信号が入力されると、上記リトリガラブ
ルモノマルチ回路６がトリガーされ、一定のパルス幅を
有する出力信号を発生し、ゲート回路７に入力する。ゲ
ート回路７の他の入力端子７２には、割込信号が入力さ
れるが、ゲートが閉状態であるので、ゲート出力信号は
出力されない。
れるが、アドレスデータが受信された時点で自己宛デー
タであるかどうかの判定を行ない、自己宛データの場合
には、その状態でデータ受信を続行する。一方自己宛デ
ータでない場合には、リトリガラプルモノマルチ回路６
のリセットを解除し、トリガー可能状態にする。このよ
うな状態で割込信号が入力されると、上記リトリガラブ
ルモノマルチ回路６がトリガーされ、一定のパルス幅を
有する出力信号を発生し、ゲート回路７に入力する。ゲ
ート回路７の他の入力端子７２には、割込信号が入力さ
れるが、ゲートが閉状態であるので、ゲート出力信号は
出力されない。
今、リトリガラプルモノマルチ回路６の時定数を、通信
回線１から受信するデータ間隔（バイトとバイトの時間
間隔）Ｔより長く設定しておくならば、残りの一連デー
タ（１パケット分）を受信している間中、リトリガラブ
ルモノマルチ回路６からは、常に制御信号が出力されっ
ばなしになるため、制御回路５には割込信号は入力され
ない。
回線１から受信するデータ間隔（バイトとバイトの時間
間隔）Ｔより長く設定しておくならば、残りの一連デー
タ（１パケット分）を受信している間中、リトリガラブ
ルモノマルチ回路６からは、常に制御信号が出力されっ
ばなしになるため、制御回路５には割込信号は入力され
ない。
一方制御回路５は、ＩＪ ）リガラブルモノマルチ回路
６の出力状態を適当なタイミングで読み取り、出力信号
がなくなったことを確認した後、す） ＩＪガラプルモ
ノマルチ回路をり羊ノド状態にしてイニシャル状態に復
帰する。
６の出力状態を適当なタイミングで読み取り、出力信号
がなくなったことを確認した後、す） ＩＪガラプルモ
ノマルチ回路をり羊ノド状態にしてイニシャル状態に復
帰する。
発明の効果
上述した如く、自己宛以外のデータを受信した場合には
、ハード的に割込信号が入力しないようにすることによ
り、データ受信処理に要する時間を節約し、その時間を
他のジョブ（例えば端末制御）を実行することができる
。
、ハード的に割込信号が入力しないようにすることによ
り、データ受信処理に要する時間を節約し、その時間を
他のジョブ（例えば端末制御）を実行することができる
。
第１図は本発明の一実施例における通信制御装置を示す
ブロック図、第２図は同装置の動作を説明するためのタ
イミングチャート、第３図は従来例の通信制御回路のブ
ロック図である。 １・・・・・・通信回線、２・・・・・・送信回路、３
・・・・・・受信回路、４・・・・・・シリアル／パラ
レル変換回路、６・・・・・・制御回路、６・・・・・
・リトリガラブルモノマルチ回路、７・・・・・・ゲー
ト回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−週係回ｊ泉 ２−４イ占［］Ｊ各− ３−一一受侶回誇 ４−−−シリアノｖ／χうしＩしｆ＃回メ弧５−ｍ−へ
１］ａ７回外 ７−−− ケート回蕩ト 第１図 ぎ 巴 Ｓ ３ 第３図
ブロック図、第２図は同装置の動作を説明するためのタ
イミングチャート、第３図は従来例の通信制御回路のブ
ロック図である。 １・・・・・・通信回線、２・・・・・・送信回路、３
・・・・・・受信回路、４・・・・・・シリアル／パラ
レル変換回路、６・・・・・・制御回路、６・・・・・
・リトリガラブルモノマルチ回路、７・・・・・・ゲー
ト回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−週係回ｊ泉 ２−４イ占［］Ｊ各− ３−一一受侶回誇 ４−−−シリアノｖ／χうしＩしｆ＃回メ弧５−ｍ−へ
１］ａ７回外 ７−−− ケート回蕩ト 第１図 ぎ 巴 Ｓ ３ 第３図
Claims (1)
- 有線あるいは無線を用いて、マルチドロップ方式にてデ
ータ通信を行なう通信制御装置であって、通信回線上に
データを送出するための送信回路と、上記通信回線から
のデータを受信するための受信回路と、制御回路間のパ
ラレルデータをシリアルデータに変換するためのシリア
ル／パラレル変換回路と、上記シリアル／パラレル変換
回路からの割込信号により駆動されるリトリガラブルモ
ノマルチ回路と、上記割込信号を上記リトリガラブルモ
ノマルチ回路の出力で制御するゲート回路と、上記シリ
アル／パラレル変換回路とパラレルデータのやりとりを
行なう制御回路とを具備し、上記制御回路において通信
回線からの受信データの中のアドレスデータを判定する
ことにより、自己宛のデータであるかどうかを判断し、
自己宛のデータの場合には、アドレスデータに続くデー
タを連続して取り込み、自己宛のデータでない場合には
、上記リトリガラブルモノマルチ回路を１パケット受信
中セット状態に保持し続け、その出力信号を上記ゲート
回路に入力することにより、上記シリアル／パラレル変
換回路からの割込信号が、上記制御回路に入力されるこ
とを禁止することを特徴とした通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288412A JPS62146038A (ja) | 1985-12-20 | 1985-12-20 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288412A JPS62146038A (ja) | 1985-12-20 | 1985-12-20 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146038A true JPS62146038A (ja) | 1987-06-30 |
| JPH0533861B2 JPH0533861B2 (ja) | 1993-05-20 |
Family
ID=17729871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288412A Granted JPS62146038A (ja) | 1985-12-20 | 1985-12-20 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62146038A (ja) |
-
1985
- 1985-12-20 JP JP60288412A patent/JPS62146038A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533861B2 (ja) | 1993-05-20 |
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