JPS62154877A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS62154877A JPS62154877A JP60294349A JP29434985A JPS62154877A JP S62154877 A JPS62154877 A JP S62154877A JP 60294349 A JP60294349 A JP 60294349A JP 29434985 A JP29434985 A JP 29434985A JP S62154877 A JPS62154877 A JP S62154877A
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- JP
- Japan
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- phase
- vco
- input
- burst
- frequency
- Prior art date
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＶＴＲの再生信号のようなジッターのあるビ
デオ信号に同期したクロックを発生させるＰＬＬ回路に
関する。
デオ信号に同期したクロックを発生させるＰＬＬ回路に
関する。
リトリガー形モノマルチでＶＣＯを構成し、そのトリガ
ー入力に入力バーストを注入して位相同期させ、ＶＣＯ
発振出力と入力水平同期信号との位相差によりＶＣＯの
発振周波数を制御したＰＬＬ回路で、入力ビデオに対す
るシンター追従性が良好で、引込み速度も早い。
ー入力に入力バーストを注入して位相同期させ、ＶＣＯ
発振出力と入力水平同期信号との位相差によりＶＣＯの
発振周波数を制御したＰＬＬ回路で、入力ビデオに対す
るシンター追従性が良好で、引込み速度も早い。
ＶＴＲの出力の時間軸変動（ジッター）等を補正するタ
イムベースコレクタでは、入力のビデオ信号に同期した
クロックを作り、このクロ・ツクに基いてＡ／Ｄ変換及
びメモリへの書込みを行い、基準クロックに基いてメモ
リからの読出し及びＤ／Ａ変換を行っている。
イムベースコレクタでは、入力のビデオ信号に同期した
クロックを作り、このクロ・ツクに基いてＡ／Ｄ変換及
びメモリへの書込みを行い、基準クロックに基いてメモ
リからの読出し及びＤ／Ａ変換を行っている。
第４図及び第５図は、従来のＰＬＬ回路を用いたクロツ
ク発生回路で、第・１図では入力ビデオ信号中の水平同
期信号Ｈを同期分離回路２０により分離し、この水平開
！ｔＩｌ信号と、ＶＣＯ２２の出力を分周器２３で水平
周波数ｆｏまで落した信号とを位相比較器２１で比較し
て、ＶＣＯ２２を制御し、入力のジッターに追従したク
ロックｆｅｗ （例えばサブキャリアの４倍周波数４
ｆ＋ｃ）を得ている。
ク発生回路で、第・１図では入力ビデオ信号中の水平同
期信号Ｈを同期分離回路２０により分離し、この水平開
！ｔＩｌ信号と、ＶＣＯ２２の出力を分周器２３で水平
周波数ｆｏまで落した信号とを位相比較器２１で比較し
て、ＶＣＯ２２を制御し、入力のジッターに追従したク
ロックｆｅｗ （例えばサブキャリアの４倍周波数４
ｆ＋ｃ）を得ている。
第５図では、入力ビデオ信号からバースト信号をバース
ト分離回路２４で分離して、第４図と同じ（ＶＣＯ２２
の分周出力ど位相比較器２１でパーストゲート区間にお
いて比較してＶＣＯ２２を制御している。
ト分離回路２４で分離して、第４図と同じ（ＶＣＯ２２
の分周出力ど位相比較器２１でパーストゲート区間にお
いて比較してＶＣＯ２２を制御している。
第４図のクロック発生回路は、水モ周期で同期引込みが
行われるので、追従速度が遅く、また水平同期信号のノ
イズやスライスレベルの変化に応答して出力位相が変化
する問題がある。第５図に示すクロック発生回路はノイ
ズによる誤動作が少ないが、ＩＨごとのバースト信号を
利用するので追従速度が遅く、またバースト波の１波以
内のジッターにしか追従しない問題がある１、即ち、Ｉ
Ｈ間隔でバースト波の丁度−渡分（３６０°）のジッタ
ーがあると、位相比較器２１においては位相誤左官とし
て位相弁別することができず、ＰＬＬがミスロックする
。
行われるので、追従速度が遅く、また水平同期信号のノ
イズやスライスレベルの変化に応答して出力位相が変化
する問題がある。第５図に示すクロック発生回路はノイ
ズによる誤動作が少ないが、ＩＨごとのバースト信号を
利用するので追従速度が遅く、またバースト波の１波以
内のジッターにしか追従しない問題がある１、即ち、Ｉ
Ｈ間隔でバースト波の丁度−渡分（３６０°）のジッタ
ーがあると、位相比較器２１においては位相誤左官とし
て位相弁別することができず、ＰＬＬがミスロックする
。
本発明はこの問題を解消して、追従性能（引込み性能）
が良く、ミスロックすることが無く、また回路が筒車で
ＩＣ化し易い、ＰＬＬ回路を提供することを目的とする
。
が良く、ミスロックすることが無く、また回路が筒車で
ＩＣ化し易い、ＰＬＬ回路を提供することを目的とする
。
本発明のＰＬＬ回路は、第１図に示すようにリトリガー
形モノマルチバイブレークＭＭ２、ＭＭ３を発振要素と
して備えて、入力ビデオ信号のバーストをトリガー入力
に注入することによりその位相にロックされるｖｃｏｔ
を具備している。上記ＶＣＯＩの出力を水平同期周波数
まで分周したパルスと入力ビデオ信号の水平同期信号と
の位相を位相比較回路１１で比較して、位相比較出力に
基いて上記ＶＣＯＬの発振周波数を制御する。
形モノマルチバイブレークＭＭ２、ＭＭ３を発振要素と
して備えて、入力ビデオ信号のバーストをトリガー入力
に注入することによりその位相にロックされるｖｃｏｔ
を具備している。上記ＶＣＯＩの出力を水平同期周波数
まで分周したパルスと入力ビデオ信号の水平同期信号と
の位相を位相比較回路１１で比較して、位相比較出力に
基いて上記ＶＣＯＬの発振周波数を制御する。
入力バーストに■ＣＯがインジェクションロックされる
から、入力ビデオに対する位相ロック性能（追従性）が
良く、また水平同期信号との位相誤差に追従して周波数
制御されるから、位相弁別が困難なバースト波の３６０
°のずれ（ジッター）にも追従した周波数を持つクロッ
クが得られる。
から、入力ビデオに対する位相ロック性能（追従性）が
良く、また水平同期信号との位相誤差に追従して周波数
制御されるから、位相弁別が困難なバースト波の３６０
°のずれ（ジッター）にも追従した周波数を持つクロッ
クが得られる。
第１図は本発明を適用したＰＬＬ回路のブロック図で、
モノマルチパイプレーク２．３を縦続接続し、その後段
出力を微分回路４を介してオアゲート５から前段モノマ
ルチ２に帰還してＶＣＯＩを構成しである。モノマルチ
２．３はリトリガータイプで、入力ビデオ信号からバー
スト分離回路６、コンパレータ７を経て得たバースト信
号をオアゲート５を通じてｖｃｏｉに注入することによ
り、ｖｃｏ ｉは入力バースト位相に強制ロックされる
。ＶＣＯＩの出力（ｆｓｃ）は逓倍器８で例えば４逓倍
されて、クロック「。とじて取出される。
モノマルチパイプレーク２．３を縦続接続し、その後段
出力を微分回路４を介してオアゲート５から前段モノマ
ルチ２に帰還してＶＣＯＩを構成しである。モノマルチ
２．３はリトリガータイプで、入力ビデオ信号からバー
スト分離回路６、コンパレータ７を経て得たバースト信
号をオアゲート５を通じてｖｃｏｉに注入することによ
り、ｖｃｏ ｉは入力バースト位相に強制ロックされる
。ＶＣＯＩの出力（ｆｓｃ）は逓倍器８で例えば４逓倍
されて、クロック「。とじて取出される。
このクロックは分周器９で水平周波数ｆ、まで落されて
から、同期分離回路１０から得られる入力水平同期信号
と位相比較回路１１で比較される。
から、同期分離回路１０から得られる入力水平同期信号
と位相比較回路１１で比較される。
位相エラー電圧はモノマルチ２．３のＣＲ時定数回路に
与えられ、ＶＣＯＬの発振周波数が制御される。これに
より位相が入力バースト位相にロックし、且つ周波数が
ジッター（水平位相の変動分）に追従したクロックが得
られる。
与えられ、ＶＣＯＬの発振周波数が制御される。これに
より位相が入力バースト位相にロックし、且つ周波数が
ジッター（水平位相の変動分）に追従したクロックが得
られる。
このようにリトリガータイプのインジェクションオシレ
ータをＶＣＯＩに使用しているから、入力位相への追従
性が良く、またテープ編集時のジョグサーチ等で入力ビ
デオが断続するような場合でも、同期引込みが早い。ま
た発振周波数制御が入力水平同期との位相誤差に基いて
行われるので、第５図のようなミスクロックの問題が生
じない利点を有する。またＶＣＯＩをＩＣ化することも
容易である。
ータをＶＣＯＩに使用しているから、入力位相への追従
性が良く、またテープ編集時のジョグサーチ等で入力ビ
デオが断続するような場合でも、同期引込みが早い。ま
た発振周波数制御が入力水平同期との位相誤差に基いて
行われるので、第５図のようなミスクロックの問題が生
じない利点を有する。またＶＣＯＩをＩＣ化することも
容易である。
第２図及び第３図はＶＣＯＬの動作タイムチャートで、
第２図は入力バースト位相が発振出力よりも進みの場合
で、第３図は遅れの場合である。
第２図は入力バースト位相が発振出力よりも進みの場合
で、第３図は遅れの場合である。
第２図に示すように、入力バーストパルスＢがオアゲー
ト５を通じてＣのようにモノマルチ２に入力されると、
立上りトリガーがかかってＤのように入力バーストに同
期したほぼ周波数がｆ、。（３，５８ＭＨｚ）でデユー
ティ５０％の出力が得られる。この出力はモノマルチ３
の入力となり、第２図Ｅのように立下りトリガーがかか
って周波数ｆ、いデユーティ５０％のパルス出力が得ら
れる。このパルスＥは立下り微分回路４でＡのように微
分され、オアゲート５を通じてモノマルチ２に再入力さ
れるから、第２図Ｅのようにバー２．ト位相にインジェ
クションロックされた発振出力が得られる。発振周波数
は水平位相エラーで調整される。
ト５を通じてＣのようにモノマルチ２に入力されると、
立上りトリガーがかかってＤのように入力バーストに同
期したほぼ周波数がｆ、。（３，５８ＭＨｚ）でデユー
ティ５０％の出力が得られる。この出力はモノマルチ３
の入力となり、第２図Ｅのように立下りトリガーがかか
って周波数ｆ、いデユーティ５０％のパルス出力が得ら
れる。このパルスＥは立下り微分回路４でＡのように微
分され、オアゲート５を通じてモノマルチ２に再入力さ
れるから、第２図Ｅのようにバー２．ト位相にインジェ
クションロックされた発振出力が得られる。発振周波数
は水平位相エラーで調整される。
第３図のように入力バーストが遅れ位相になったときに
は、第３図りのように前段モノマールチ２が、微分出力
Ａでトリガーされた直後に入力バーストの立上りで再ト
リガーを受ける。従って以後のＶＣＯｌの発振位相は入
力バーストにロックする。
は、第３図りのように前段モノマールチ２が、微分出力
Ａでトリガーされた直後に入力バーストの立上りで再ト
リガーを受ける。従って以後のＶＣＯｌの発振位相は入
力バーストにロックする。
本発明は上述の如く、ＰＬＬ回路のＶＣＯを入力バース
ト位相にロックさせ、その出力と入力水平同期信号との
位相誤差でＶＣＯ発振周波数を制御したので、位相結合
性能が良好である上、バースト波の一渡分のずれを弁別
できずにミスロックするような不都合が生じない。
ト位相にロックさせ、その出力と入力水平同期信号との
位相誤差でＶＣＯ発振周波数を制御したので、位相結合
性能が良好である上、バースト波の一渡分のずれを弁別
できずにミスロックするような不都合が生じない。
第１図は本発明の一実施例を示すＰＬＬ回路のブロック
図、第２図及び第３図はタイムチャート、第４図及び第
５図は従来のＰＬＬ回路のブロック図である。 なお図面に用いた符号において、 １・・−・・−・・−・−・・−・−・ＶＣＯ２，３・
−・・・・・・−・・モノマルチ４・−・・・・・−・
−一一−−−微分回路５・−・−・・・・−・−−−−
−−オアゲート６−・−・−・−−一−−−−・バース
ト分離回路７・−−−一−・−・−・−・−コンパレー
タ８・−−−−−−・−・・・−・・・・−逓倍器９・
−・−・・・−・・−分周器 １０−−−−−・−・−・−・−・同期分離回路１１−
・−・−・−・・・−位相比較回路である。
図、第２図及び第３図はタイムチャート、第４図及び第
５図は従来のＰＬＬ回路のブロック図である。 なお図面に用いた符号において、 １・・−・・−・・−・−・・−・−・ＶＣＯ２，３・
−・・・・・・−・・モノマルチ４・−・・・・・−・
−一一−−−微分回路５・−・−・・・・−・−−−−
−−オアゲート６−・−・−・−−一−−−−・バース
ト分離回路７・−−−一−・−・−・−・−コンパレー
タ８・−−−−−−・−・・・−・・・・−逓倍器９・
−・−・・・−・・−分周器 １０−−−−−・−・−・−・−・同期分離回路１１−
・−・−・−・・・−位相比較回路である。
Claims (1)
- リトリガー形モノマルチバイブレータを発振要素として
備えて、入力ビデオ信号のバーストをトリガー入力に注
入することによりその位相にロックされるＶＣＯを具備
し、上記ＶＣＯの出力を水平同期周波数まで分周したパ
ルスと入力のビデオ信号の水平同期信号との位相を比較
して、位相比較出力に基いて上記ＶＣＯの発振周波数を
制御したことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294349A JPH0732464B2 (ja) | 1985-12-26 | 1985-12-26 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294349A JPH0732464B2 (ja) | 1985-12-26 | 1985-12-26 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154877A true JPS62154877A (ja) | 1987-07-09 |
| JPH0732464B2 JPH0732464B2 (ja) | 1995-04-10 |
Family
ID=17806558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294349A Expired - Lifetime JPH0732464B2 (ja) | 1985-12-26 | 1985-12-26 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732464B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157359A (en) * | 1990-03-13 | 1992-10-20 | Sharp Kabushiki Kaisha | Carrier reset fm modulator and method of frequency modulating video signals |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8861648B2 (en) | 2009-05-11 | 2014-10-14 | Nec Corporation | Receiving device and demodulation device |
-
1985
- 1985-12-26 JP JP60294349A patent/JPH0732464B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157359A (en) * | 1990-03-13 | 1992-10-20 | Sharp Kabushiki Kaisha | Carrier reset fm modulator and method of frequency modulating video signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732464B2 (ja) | 1995-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |