JPH0732464B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0732464B2 JPH0732464B2 JP60294349A JP29434985A JPH0732464B2 JP H0732464 B2 JPH0732464 B2 JP H0732464B2 JP 60294349 A JP60294349 A JP 60294349A JP 29434985 A JP29434985 A JP 29434985A JP H0732464 B2 JPH0732464 B2 JP H0732464B2
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- JP
- Japan
- Prior art keywords
- phase
- burst
- input
- output
- vco
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- Expired - Lifetime
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、VTRの再生信号のようなジッターのあるビデ
オ信号に同期したクロックを発生させるPLL回路に関す
る。
オ信号に同期したクロックを発生させるPLL回路に関す
る。
リトリガー形モノマルチでVCOを構成し、そのトリガー
入力に入力バーストを注入して位相同期させ、VCO発振
出力と入力水平同期信号との位相差によりVCOの発振周
波数を制御したPLL回路で、入力ビデオに対するジッタ
ー追従性が良好で、引込み速度も早い。
入力に入力バーストを注入して位相同期させ、VCO発振
出力と入力水平同期信号との位相差によりVCOの発振周
波数を制御したPLL回路で、入力ビデオに対するジッタ
ー追従性が良好で、引込み速度も早い。
VTRの出力の時間軸変動（ジッター）等を補正するタイ
ムベースコレクタでは、入力のビデオ信号に同期したク
ロックを作り、このクロックに基いてA/D変換及びメモ
リへの書込みを行い、基準クロックに基いてメモリから
の読出し及びD/A変換を行っている。
ムベースコレクタでは、入力のビデオ信号に同期したク
ロックを作り、このクロックに基いてA/D変換及びメモ
リへの書込みを行い、基準クロックに基いてメモリから
の読出し及びD/A変換を行っている。
第４図及び第５図は、従来のPLL回路を用いたクロック
発生回路で、第４図では入力ビデオ信号中の水平同期信
号Ｈを同期分離回路20により分離し、この水平同期信号
と、VCO22の出力を分周器23で水平周波数fHまで落した
信号とを位相比較器21で比較して、VCO22を制御し、入
力のジッターに追従したクロックfCK（例えばサブキャ
リアの４倍周波数4fSC）を得ている。
発生回路で、第４図では入力ビデオ信号中の水平同期信
号Ｈを同期分離回路20により分離し、この水平同期信号
と、VCO22の出力を分周器23で水平周波数fHまで落した
信号とを位相比較器21で比較して、VCO22を制御し、入
力のジッターに追従したクロックfCK（例えばサブキャ
リアの４倍周波数4fSC）を得ている。
第５図では、入力ビデオ信号からバースト信号をバース
ト分離回路24で分離して、第４図と同じくVCO22の分周
出力と位相比較器21でバーストゲート区間において比較
してVCO22を制御している。
ト分離回路24で分離して、第４図と同じくVCO22の分周
出力と位相比較器21でバーストゲート区間において比較
してVCO22を制御している。
第４図のクロック発生回路は、水平周期で同期引込みが
行われるので、追従速度が遅く、また水平同期信号のノ
イズやスライスレベルの変化に応答して出力位相が変化
する問題がある。第５図に示すクロック発生回路はノイ
ズによる誤動作が少ないが、1Hごとのバースト信号を利
用するので追従速度が遅く、またバースト波の１波以内
のジッターにしか追従しない問題がある。即ち、1H間隔
でバースト波の丁度一波分（360゜）のジッターがある
と、位相比較器21においては位相誤差有として位相弁別
することができず、PLLがミスロックする。
行われるので、追従速度が遅く、また水平同期信号のノ
イズやスライスレベルの変化に応答して出力位相が変化
する問題がある。第５図に示すクロック発生回路はノイ
ズによる誤動作が少ないが、1Hごとのバースト信号を利
用するので追従速度が遅く、またバースト波の１波以内
のジッターにしか追従しない問題がある。即ち、1H間隔
でバースト波の丁度一波分（360゜）のジッターがある
と、位相比較器21においては位相誤差有として位相弁別
することができず、PLLがミスロックする。
本発明はこの問題を解消して、追従性能（引込み性能）
が良く、ミスロックすることが無く、また回路が簡単で
IC化し易い、PLL回路を提供することを目的とする。
が良く、ミスロックすることが無く、また回路が簡単で
IC化し易い、PLL回路を提供することを目的とする。
本発明のPLL回路は、第１図に示すようにリトリガー形
モノマルチバイブレータMM2、MM3を発振要素として備え
て、入力ビデオ信号のバーストをトリガー入力に注入す
ることによりその位相にロックされるVCO1を具備してい
る。上記VCO1の出力を水平同期周波数まで分周したパル
スと入力ビデオ信号の水平同期信号との位相を位相比較
回路11で比較して、位相比較出力に基いて上記VCO1の発
振周波数を制御する。
モノマルチバイブレータMM2、MM3を発振要素として備え
て、入力ビデオ信号のバーストをトリガー入力に注入す
ることによりその位相にロックされるVCO1を具備してい
る。上記VCO1の出力を水平同期周波数まで分周したパル
スと入力ビデオ信号の水平同期信号との位相を位相比較
回路11で比較して、位相比較出力に基いて上記VCO1の発
振周波数を制御する。
入力バーストにVCOがインジェクションロックされるか
ら、入力ビデオに対する位相ロック性能（追従性）が良
く、また水平同期信号との位相誤差に追従して周波数制
御されるから、位相弁別が困難なバースト波の360゜の
ずれ（ジッター）にも追従した周波数を持つクロックが
得られる。
ら、入力ビデオに対する位相ロック性能（追従性）が良
く、また水平同期信号との位相誤差に追従して周波数制
御されるから、位相弁別が困難なバースト波の360゜の
ずれ（ジッター）にも追従した周波数を持つクロックが
得られる。
第１図は本発明を適用したPLL回路のブロック図で、モ
ノマルチバイブレータ２、３を縦続接続し、その後段出
力を微分回路４に介してオアゲート５から前段モノマル
チ２に帰還してVCO1を構成してある。モノマルチ２、３
はリトリガータイプで、入力ビデオ信号からバースト分
離回路６、コンパレータ７を経て得たバースト信号をオ
アゲート５を通じてVCO1に注入することにより、VCO1は
入力バースト位相に強制ロックされる。VCO1の出力（f
SC）は逓倍器８で例えば４逓倍されて、クロックfCKと
して取出される。
ノマルチバイブレータ２、３を縦続接続し、その後段出
力を微分回路４に介してオアゲート５から前段モノマル
チ２に帰還してVCO1を構成してある。モノマルチ２、３
はリトリガータイプで、入力ビデオ信号からバースト分
離回路６、コンパレータ７を経て得たバースト信号をオ
アゲート５を通じてVCO1に注入することにより、VCO1は
入力バースト位相に強制ロックされる。VCO1の出力（f
SC）は逓倍器８で例えば４逓倍されて、クロックfCKと
して取出される。
このクロックは分周器９で水平周波数fHまで落されてか
ら、同期分離回路10から得られる入力水平同期信号と位
相比較回路11で比較される。位相エラー電圧はモノマル
チ２、３のCR時定数回路に与えられ、VCO1の発振周波数
が制御される。これにより位相が入力バースト位相にロ
ックし、且つ周波数がジッター（水平位相の変動分）に
追従したクロックが得られる。
ら、同期分離回路10から得られる入力水平同期信号と位
相比較回路11で比較される。位相エラー電圧はモノマル
チ２、３のCR時定数回路に与えられ、VCO1の発振周波数
が制御される。これにより位相が入力バースト位相にロ
ックし、且つ周波数がジッター（水平位相の変動分）に
追従したクロックが得られる。
このようにリトリガータイプのインジェクションオシレ
ータをVCO1に使用しているから、入力位相への追従性が
良く、またテープ編集時のジョグサーチ等で入力ビデオ
が断続するような場合でも、同期引込みが早い。また発
振周波数制御が入力水平同期との位相誤差に基いて行わ
れるので、第５図のようなミスクロックの問題が生じな
い利点を有する。またVCO1をIC化することも容易であ
る。
ータをVCO1に使用しているから、入力位相への追従性が
良く、またテープ編集時のジョグサーチ等で入力ビデオ
が断続するような場合でも、同期引込みが早い。また発
振周波数制御が入力水平同期との位相誤差に基いて行わ
れるので、第５図のようなミスクロックの問題が生じな
い利点を有する。またVCO1をIC化することも容易であ
る。
第２図及び第３図はVCO1の動作タイムチャートで、第２
図は入力バースト位相が発振出力よりも進みの場合で、
第３図は遅れの場合である。
図は入力バースト位相が発振出力よりも進みの場合で、
第３図は遅れの場合である。
第２図に示すように、入力バーストパルスＢがオアゲー
ト５を通じてＣのようにモノマルチ２に入力されると、
立上りトリガーがかかってＤのように入力バーストに同
期したほぼ周波数がfSC（3.58MHz）でデューティ50％の
出力が得られる。この出力はモノマルチ３の入力とな
り、第２図Ｅのように立下りトリガーがかかって周波数
fSC、デューティ50％のパルス出力が得られる。このパ
ルスＥは立下り微分回路４でＡのように微分され、オア
ゲート５を通じてモノマルチ２に再入力されるから、第
２図Ｅのようにバースト位相にインジェクションロック
された発振出力が得られる。発振周波数は水平位相エラ
ーで調整される。
ト５を通じてＣのようにモノマルチ２に入力されると、
立上りトリガーがかかってＤのように入力バーストに同
期したほぼ周波数がfSC（3.58MHz）でデューティ50％の
出力が得られる。この出力はモノマルチ３の入力とな
り、第２図Ｅのように立下りトリガーがかかって周波数
fSC、デューティ50％のパルス出力が得られる。このパ
ルスＥは立下り微分回路４でＡのように微分され、オア
ゲート５を通じてモノマルチ２に再入力されるから、第
２図Ｅのようにバースト位相にインジェクションロック
された発振出力が得られる。発振周波数は水平位相エラ
ーで調整される。
第３図のように入力バーストが遅れ位相になったときに
は、第３図Ｄのように前段モノマルチ２が、微分出力Ａ
でトリガーされた直後に入力バーストの立上りで再トリ
ガーを受ける。従って以後のVCO1の発振位相は入力バー
ストにロックする。
は、第３図Ｄのように前段モノマルチ２が、微分出力Ａ
でトリガーされた直後に入力バーストの立上りで再トリ
ガーを受ける。従って以後のVCO1の発振位相は入力バー
ストにロックする。
本発明は上述の如く、PLL回路のVCOを入力バースト位相
にロックさせ、その出力と入力水平同期信号との位相誤
差でVCO発振周波数を制御したので、位相結合性能が良
好である上、バースト波の一波分のずれを弁別できずに
ミスロックするようなことがなく、バースト波の360゜
以上のジッターにも追従する周波数出力が得られる。
にロックさせ、その出力と入力水平同期信号との位相誤
差でVCO発振周波数を制御したので、位相結合性能が良
好である上、バースト波の一波分のずれを弁別できずに
ミスロックするようなことがなく、バースト波の360゜
以上のジッターにも追従する周波数出力が得られる。
第１図は本発明の一実施例を示すPLL回路のブロック
図、第２図及び第３図はタイムチャート、第４図及び第
５図は従来のPLL回路のブロック図である。 なお図面に用いた符号において、 １……VCO 2,3……モノマルチ ４……微分回路 ５……オアゲート ６……バースト分離回路 ７……コンパレータ ８……逓倍器 ９……分周器 10……同期分離回路 11……位相比較回路 である。
図、第２図及び第３図はタイムチャート、第４図及び第
５図は従来のPLL回路のブロック図である。 なお図面に用いた符号において、 １……VCO 2,3……モノマルチ ４……微分回路 ５……オアゲート ６……バースト分離回路 ７……コンパレータ ８……逓倍器 ９……分周器 10……同期分離回路 11……位相比較回路 である。
Claims (1)
- 【請求項１】リトリガー形モノマルチバイブレータを発
振要素として備えて、入力ビデオ信号のバーストをトリ
ガー入力に注入することによりバースト位相にロックさ
れるVCOと、 上記VCOの出力を水平同期周波数まで分周したパルス
と、入力のビデオ信号の水平同期信号との位相を比較す
る位相比較回路とを具備し、 位相比較出力に基づいて上記VCOの発振周波数を制御す
ることを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294349A JPH0732464B2 (ja) | 1985-12-26 | 1985-12-26 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294349A JPH0732464B2 (ja) | 1985-12-26 | 1985-12-26 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154877A JPS62154877A (ja) | 1987-07-09 |
| JPH0732464B2 true JPH0732464B2 (ja) | 1995-04-10 |
Family
ID=17806558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294349A Expired - Lifetime JPH0732464B2 (ja) | 1985-12-26 | 1985-12-26 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732464B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8861648B2 (en) | 2009-05-11 | 2014-10-14 | Nec Corporation | Receiving device and demodulation device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507821B2 (ja) * | 1990-03-13 | 1996-06-19 | シャープ株式会社 | キャリアリセットｆｍ変調器 |
-
1985
- 1985-12-26 JP JP60294349A patent/JPH0732464B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8861648B2 (en) | 2009-05-11 | 2014-10-14 | Nec Corporation | Receiving device and demodulation device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62154877A (ja) | 1987-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |