JPH02153627A - 位相同期ループ装置 - Google Patents
位相同期ループ装置Info
- Publication number
- JPH02153627A JPH02153627A JP63307222A JP30722288A JPH02153627A JP H02153627 A JPH02153627 A JP H02153627A JP 63307222 A JP63307222 A JP 63307222A JP 30722288 A JP30722288 A JP 30722288A JP H02153627 A JPH02153627 A JP H02153627A
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- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、移動無線機の周波数シンセサイザ回路等に
用いる位相同期ループ装置に関するものである。
用いる位相同期ループ装置に関するものである。
第４図は従来の位相同期ループ装置を示すブロック接続
図であり、図において、１は基準発振器、２は第１の分
周器で、基準発振器１の出力周波数を分周して、出力信
号としての基準信号を出力する。３は位相比較器で、基
準信号と比較信号の位相を比較し、電圧制御信号を出力
する。４はループフィルタで、この電圧制御信号を平滑
化し、この平滑化した制御電圧を電圧制御発振器５へ供
給する。６は第２の分周器で、電圧制御発振器５の出力
周波数を分周して、出力信号としての比較信号を出力す
る。７は制御回路で、間欠信号８により第１．第２の分
周器２．６と位相比較器３ヘリセット信号９，１０．１
１を出力する。１２は上記比較信号としての立下り検出
信号で、制御回路７はその比較信号の立下りを検出して
、リセット信号９の出力タイミングを制御する。
図であり、図において、１は基準発振器、２は第１の分
周器で、基準発振器１の出力周波数を分周して、出力信
号としての基準信号を出力する。３は位相比較器で、基
準信号と比較信号の位相を比較し、電圧制御信号を出力
する。４はループフィルタで、この電圧制御信号を平滑
化し、この平滑化した制御電圧を電圧制御発振器５へ供
給する。６は第２の分周器で、電圧制御発振器５の出力
周波数を分周して、出力信号としての比較信号を出力す
る。７は制御回路で、間欠信号８により第１．第２の分
周器２．６と位相比較器３ヘリセット信号９，１０．１
１を出力する。１２は上記比較信号としての立下り検出
信号で、制御回路７はその比較信号の立下りを検出して
、リセット信号９の出力タイミングを制御する。
次に動作について説明する。
間欠信号８がオンからオフになると、制御回路７は、ま
ず、位相比較器３をリセットする０位相比較器３の出力
は開放状態となり、電圧制御発振器５の制御電圧は保持
される０次いで、第１．第２の分周器２．６をリセット
し、間欠動作に支障のない範囲で、各回路の電源をオフ
にする。第５図に第１の分周器２が出力する基準信号Ｓ
１と第２の分周器６が出力する比較信号Ｓ２の出力波形
を示す、リセット時は第１．第２の分周器２．６は低レ
ベルの出力“Ｌ”である、また、ここで用いる位相比較
器３は、両信号Ｓ１．Ｓ２の立下りの位相差を検出する
ものとする。
ず、位相比較器３をリセットする０位相比較器３の出力
は開放状態となり、電圧制御発振器５の制御電圧は保持
される０次いで、第１．第２の分周器２．６をリセット
し、間欠動作に支障のない範囲で、各回路の電源をオフ
にする。第５図に第１の分周器２が出力する基準信号Ｓ
１と第２の分周器６が出力する比較信号Ｓ２の出力波形
を示す、リセット時は第１．第２の分周器２．６は低レ
ベルの出力“Ｌ”である、また、ここで用いる位相比較
器３は、両信号Ｓ１．Ｓ２の立下りの位相差を検出する
ものとする。
次に、間欠信号８がオフからオンになると、制御回路７
は各回路の電源を再びオンにし、第２の分周器６のリセ
ットを解除し、比較信号Ｓ２の立下りを検出する。この
検出と同時に、第１の分周器２のリセットを解除するが
、この間のずれ、すなわち比較信号Ｓ２の立下りから、
第１の分周器２が基準発振器１の出力信号の分周を開始
するまでの遅延時間が位相誤差となる。最後に、位相比
較器３のリセットを解除し、再びループを形成する。第
５図において、ループ形成時、つまり、上記ずれの発生
中は、位相比較器３へ入力される立下り信号には、先に
述べた位相誤差が存在するため、電圧制御発振器５の制
御電圧が変動し、出力周波数が変動する。
は各回路の電源を再びオンにし、第２の分周器６のリセ
ットを解除し、比較信号Ｓ２の立下りを検出する。この
検出と同時に、第１の分周器２のリセットを解除するが
、この間のずれ、すなわち比較信号Ｓ２の立下りから、
第１の分周器２が基準発振器１の出力信号の分周を開始
するまでの遅延時間が位相誤差となる。最後に、位相比
較器３のリセットを解除し、再びループを形成する。第
５図において、ループ形成時、つまり、上記ずれの発生
中は、位相比較器３へ入力される立下り信号には、先に
述べた位相誤差が存在するため、電圧制御発振器５の制
御電圧が変動し、出力周波数が変動する。
〔発明が解決しようとする！１１！［３従来の位相同期
ループ装置は以上のように構成されているので、ループ
が開、閉を繰り返す場合、ループ形成時の位相誤差が最
大で基準発振器ｌの出力信号の１周期分にもなるため、
電圧制御発振器５の出力周波数が大きく変動し、また、
位相が同期するまでに時間がかかるなどの問題点があっ
た。なお、かかる従来の位相同期ループ装置として、信
学技報Ｃ３８５−２１に類似する技術の記載がある。
ループ装置は以上のように構成されているので、ループ
が開、閉を繰り返す場合、ループ形成時の位相誤差が最
大で基準発振器ｌの出力信号の１周期分にもなるため、
電圧制御発振器５の出力周波数が大きく変動し、また、
位相が同期するまでに時間がかかるなどの問題点があっ
た。なお、かかる従来の位相同期ループ装置として、信
学技報Ｃ３８５−２１に類似する技術の記載がある。
この発明は上記のような問題点を解消するためになされ
たもので、ループ形成時の位相誤差を、電圧制御発振器
５の出力信号の１周期以内に規制することにより間欠時
の周波数変動を抑えることができるとともに、高速な同
期特性を得ることができる位相同期ループ装置を得るこ
とを目的とする。
たもので、ループ形成時の位相誤差を、電圧制御発振器
５の出力信号の１周期以内に規制することにより間欠時
の周波数変動を抑えることができるとともに、高速な同
期特性を得ることができる位相同期ループ装置を得るこ
とを目的とする。
この発明に係る位相同期ループ装置は、第１の分周器か
らの基準信号をトリガにして、電圧制御発振器により比
較信号を出力する第２の分周器のリセットを解除できる
ようにするとともに、基準信号を出力する第１の分周器
または上記第２０分周器と位相比較器との間に、移相器
を設けたものである。
らの基準信号をトリガにして、電圧制御発振器により比
較信号を出力する第２の分周器のリセットを解除できる
ようにするとともに、基準信号を出力する第１の分周器
または上記第２０分周器と位相比較器との間に、移相器
を設けたものである。
この発明における比較信号を出力する第２の分周器は、
リセット解除直後、ある一定の値から入力信号をカウン
トし比較信号を出力するので、リセット解除直後の比較
信号の出力波形は、入力信号の１周期以内の誤差でほぼ
一定であり、また第１の分周器を通して得られる基準信
号との位相差が無視できない場合、基準信号の位相を移
相器で一定量移相し、位相比較器へ入力する両信号の位
相を合わせるように動作する。
リセット解除直後、ある一定の値から入力信号をカウン
トし比較信号を出力するので、リセット解除直後の比較
信号の出力波形は、入力信号の１周期以内の誤差でほぼ
一定であり、また第１の分周器を通して得られる基準信
号との位相差が無視できない場合、基準信号の位相を移
相器で一定量移相し、位相比較器へ入力する両信号の位
相を合わせるように動作する。
以下、この発明の一実施例を図について説明する。第１
図において、６Ａは第２の分周器で、リセット時の内部
状態が一定値の分周器である。
図において、６Ａは第２の分周器で、リセット時の内部
状態が一定値の分周器である。
１４は移相器で、第１の分周器２の出力信号である基準
信号Ｓｌの位相を移相する。なお、このほかの第４図に
示したものと同一の部分には同一符号を付して、その重
複する説明を省略する。
信号Ｓｌの位相を移相する。なお、このほかの第４図に
示したものと同一の部分には同一符号を付して、その重
複する説明を省略する。
次に動作について説明する。いま、位相比較器３は従来
と同様に、基準信号Ｓ１と比較信号Ｓ２との立下り位相
差を検出し、この位相差に応じた電圧制御信号を出力す
るものとする。また、間欠信号８がオンからオフになる
動作も従来と同様である。
と同様に、基準信号Ｓ１と比較信号Ｓ２との立下り位相
差を検出し、この位相差に応じた電圧制御信号を出力す
るものとする。また、間欠信号８がオンからオフになる
動作も従来と同様である。
まず、間欠信号８がオフからオンになるときの動作を説
明する０間欠信号８がオンになると、制御回路７は各回
路の電源を再びオンにし、第１の分周器２のリセットを
解除する。第１の分周器２は基準発振器ｌの出力周波数
の分周を開始し、制御回路７は第１の分周器２が出力す
る基準信号Ｓ１の立下りを検出する。この検出と同時に
第２の分周器６Ａのリセットを解除する。このとき、基
準信号Ｓ１の立下りから第２の分周器６Ａが電圧制御発
振器５の出力信号の分周を開始するまでの遅延時間が位
相誤差となる。ここで、第２の分周器６Ａはリセット解
除直後、常に一定値から分周動作を開始するので、この
位相誤差は第２の分周器６Ａへの入力信号、すなわち電
圧制御発振器５の出力周波数の１周期分の誤差を含むだ
けで、はぼ一定量である。
明する０間欠信号８がオンになると、制御回路７は各回
路の電源を再びオンにし、第１の分周器２のリセットを
解除する。第１の分周器２は基準発振器ｌの出力周波数
の分周を開始し、制御回路７は第１の分周器２が出力す
る基準信号Ｓ１の立下りを検出する。この検出と同時に
第２の分周器６Ａのリセットを解除する。このとき、基
準信号Ｓ１の立下りから第２の分周器６Ａが電圧制御発
振器５の出力信号の分周を開始するまでの遅延時間が位
相誤差となる。ここで、第２の分周器６Ａはリセット解
除直後、常に一定値から分周動作を開始するので、この
位相誤差は第２の分周器６Ａへの入力信号、すなわち電
圧制御発振器５の出力周波数の１周期分の誤差を含むだ
けで、はぼ一定量である。
移相器１４は第１の分周器２から出力される基準信号Ｓ
１の位相を、上記位相誤差に相当する一定量を遅延させ
て、位相比較器３に入力する。
１の位相を、上記位相誤差に相当する一定量を遅延させ
て、位相比較器３に入力する。
最後に、位相比較器３のリセットを解除し、再びループ
を形成する。
を形成する。
第２図において、ループ形成時には第１の分周器２と第
２の分周器６Ａの上記信号ＳＬ、Ｓ２は、上記位相誤差
が存在するが、第１の分周器２の出力する基準信号Ｓｌ
は、移相器１４により位相誤差分を補償するので、位相
比較器３に入力される両信号の位相を、電圧制御発振器
５の出力周波数の１周期以内に抑えることができる。
２の分周器６Ａの上記信号ＳＬ、Ｓ２は、上記位相誤差
が存在するが、第１の分周器２の出力する基準信号Ｓｌ
は、移相器１４により位相誤差分を補償するので、位相
比較器３に入力される両信号の位相を、電圧制御発振器
５の出力周波数の１周期以内に抑えることができる。
例えば、基準発振器ｌの出力周波数を１０ＭＨ２゜電圧
制御発振器５の出力周波数をＩ ＧＨｚとすると、ルー
プ形成時の位相比較器３へ入力される両信号Ｓｌ、Ｓ２
の位相差は、従来１００ｎｓｅｃであったものを、ｌ
ｎ５ｅｃ以内に改善することができる。
制御発振器５の出力周波数をＩ ＧＨｚとすると、ルー
プ形成時の位相比較器３へ入力される両信号Ｓｌ、Ｓ２
の位相差は、従来１００ｎｓｅｃであったものを、ｌ
ｎ５ｅｃ以内に改善することができる。
なお、上記実施例では基準信号Ｓｔのみを移相器にて移
相する場合を示したが、第３図に示すように、比較信号
Ｓ２をも移相器１５に通すようにしてもよい０例えば、
位相比較器３の極性が逆で、第１の分周器２の基準信号
Ｓｌの立上り、立下りを論理回路を用いて反転させた場
合、遅延が大きくなり、基準信号Ｓｌの位相が比較信号
Ｓ２の位相より遅れることになる。このような場合、比
較信号３２側にも移相器１５を設けることにより、位相
差を補償することができ、上記実施例と同様の効果を奏
する。
相する場合を示したが、第３図に示すように、比較信号
Ｓ２をも移相器１５に通すようにしてもよい０例えば、
位相比較器３の極性が逆で、第１の分周器２の基準信号
Ｓｌの立上り、立下りを論理回路を用いて反転させた場
合、遅延が大きくなり、基準信号Ｓｌの位相が比較信号
Ｓ２の位相より遅れることになる。このような場合、比
較信号３２側にも移相器１５を設けることにより、位相
差を補償することができ、上記実施例と同様の効果を奏
する。
以上のように、この発明によれば、第１の分周器からの
基準信号をトリガにして、電圧制御発振器により第２の
分周器のリセットを解除できるようにし、上記第１の分
周器および第２の分周器と位相比較器との間に移相器を
設けるように構成したので、第２の分周器はリセット解
除直後に、所定値から入力信号をカウントして比較信号
を出力し、その出力波形はその入力信号の１周期以内の
誤差でほぼ一定にでき、さらに第１の分周器が出力する
基準信号との位相差が無視できないとき、移相器にて上
記基準信号の位相を移相して、両信号の位相を合わせる
ことができ、従って、間欠動作時の周波数変動を小さく
して、高速の同期ロックを図れるものが得られる効果が
ある。
基準信号をトリガにして、電圧制御発振器により第２の
分周器のリセットを解除できるようにし、上記第１の分
周器および第２の分周器と位相比較器との間に移相器を
設けるように構成したので、第２の分周器はリセット解
除直後に、所定値から入力信号をカウントして比較信号
を出力し、その出力波形はその入力信号の１周期以内の
誤差でほぼ一定にでき、さらに第１の分周器が出力する
基準信号との位相差が無視できないとき、移相器にて上
記基準信号の位相を移相して、両信号の位相を合わせる
ことができ、従って、間欠動作時の周波数変動を小さく
して、高速の同期ロックを図れるものが得られる効果が
ある。
第１図はこの発明の一実施例による位相同期ループ装置
を示すブロック接続図、第２図は第１図の回路各部にお
ける信号波形図、第３図は他の実施例による位相同期ル
ープ装置を示すブロック接続図、第４図は従来の位相同
期ループ装置を示すブロック接続図、第５図は第４図の
回路各部における信号波形図である。 １は基準発振器、２は第１の分周器、３は位相比較器、
５は電圧制御発振器、６Ａは第２の分周器、７は制御回
路、１４．１５は移相器。 なお、図中、同一符号は同一、または相当部分を示す。
を示すブロック接続図、第２図は第１図の回路各部にお
ける信号波形図、第３図は他の実施例による位相同期ル
ープ装置を示すブロック接続図、第４図は従来の位相同
期ループ装置を示すブロック接続図、第５図は第４図の
回路各部における信号波形図である。 １は基準発振器、２は第１の分周器、３は位相比較器、
５は電圧制御発振器、６Ａは第２の分周器、７は制御回
路、１４．１５は移相器。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 基準発振器の出力周波数を分周する第１の分周器と、こ
の第１分周器とともにループを形成する電圧制御発振器
の出力を分周する第２の分周器と、この第２の分周器お
よび上記第１の分周器の出力信号の位相比較をして、そ
の位相誤差を上記電圧制御発振器に入力する位相比較器
と、上記第１の分周器の出力を検出して上記第２の分周
器のリセットを解除する制御回路と、上記第１の分周器
または第２の分周器の出力信号の位相を、これらの入力
信号の入力時から分周開始までの遅延時間に応じて制御
する移相器とを備えた位相同期ループ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307222A JP2710969B2 (ja) | 1988-12-05 | 1988-12-05 | 位相同期ループ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307222A JP2710969B2 (ja) | 1988-12-05 | 1988-12-05 | 位相同期ループ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153627A true JPH02153627A (ja) | 1990-06-13 |
| JP2710969B2 JP2710969B2 (ja) | 1998-02-10 |
Family
ID=17966516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307222A Expired - Fee Related JP2710969B2 (ja) | 1988-12-05 | 1988-12-05 | 位相同期ループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710969B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410713A (ja) * | 1990-04-27 | 1992-01-14 | Nec Ic Microcomput Syst Ltd | フェーズロックループ回路 |
| JP2005012471A (ja) * | 2003-06-18 | 2005-01-13 | Fujitsu Access Ltd | Ｐｌｏ回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972235A (ja) * | 1982-10-18 | 1984-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 位相同期回路 |
| JPS60114030A (ja) * | 1983-11-25 | 1985-06-20 | Nippon Telegr & Teleph Corp <Ntt> | 間欠発振形周波数シンセサイザ回路 |
| JPS61157028A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 周波数シンセサイザ |
| JPS61196619A (ja) * | 1985-02-27 | 1986-08-30 | Hitachi Ltd | 位相引込回路 |
| JPS61269421A (ja) * | 1985-04-24 | 1986-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 初期位相整合形位相同期ル−プ回路 |
-
1988
- 1988-12-05 JP JP63307222A patent/JP2710969B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972235A (ja) * | 1982-10-18 | 1984-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 位相同期回路 |
| JPS60114030A (ja) * | 1983-11-25 | 1985-06-20 | Nippon Telegr & Teleph Corp <Ntt> | 間欠発振形周波数シンセサイザ回路 |
| JPS61157028A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 周波数シンセサイザ |
| JPS61196619A (ja) * | 1985-02-27 | 1986-08-30 | Hitachi Ltd | 位相引込回路 |
| JPS61269421A (ja) * | 1985-04-24 | 1986-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 初期位相整合形位相同期ル−プ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410713A (ja) * | 1990-04-27 | 1992-01-14 | Nec Ic Microcomput Syst Ltd | フェーズロックループ回路 |
| JP2005012471A (ja) * | 2003-06-18 | 2005-01-13 | Fujitsu Access Ltd | Ｐｌｏ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710969B2 (ja) | 1998-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |