JPS6215911A - 電流増幅回路 - Google Patents
電流増幅回路Info
- Publication number
- JPS6215911A JPS6215911A JP15415485A JP15415485A JPS6215911A JP S6215911 A JPS6215911 A JP S6215911A JP 15415485 A JP15415485 A JP 15415485A JP 15415485 A JP15415485 A JP 15415485A JP S6215911 A JPS6215911 A JP S6215911A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- current
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、増幅回路、特に集積回路構成とするのに好適
する電流増幅回路に関する。
する電流増幅回路に関する。
通常の集積回路化（ＩＣ化）された電流増幅回路におい
て、限られた電源電圧の中で有効にダイナミックレンジ
を拡大し最大出力を得る一方法として、入力信号を差動
増幅器に加え、この入力信号に比例した互に逆相の差動
出力を取出し、各出力を電流ミラー回路にて合成するよ
うにした回路が知られている。
て、限られた電源電圧の中で有効にダイナミックレンジ
を拡大し最大出力を得る一方法として、入力信号を差動
増幅器に加え、この入力信号に比例した互に逆相の差動
出力を取出し、各出力を電流ミラー回路にて合成するよ
うにした回路が知られている。
このような増幅回路は２例えば特公昭５８−３４９６６
号公報に記載されており、それに類似した回路例を第１
０図を参照して説明する。
号公報に記載されており、それに類似した回路例を第１
０図を参照して説明する。
第１０図において、第１の導電形式（ＮＰＮ）のトラン
ジスタ（１１）、 （１２）はエミッタ結合差動増幅器
を成し、各トランジスタのエミッタには電流源（１０）
によって電流が供給される。この電流は静的動作のもと
では第１のトランジスタ（１ｔ）ト第２のトランジスタ
（１２）との間で等しく分割される。
ジスタ（１１）、 （１２）はエミッタ結合差動増幅器
を成し、各トランジスタのエミッタには電流源（１０）
によって電流が供給される。この電流は静的動作のもと
では第１のトランジスタ（１ｔ）ト第２のトランジスタ
（１２）との間で等しく分割される。
上記第１のトランジスタ（１１）に対する負荷として、
第１の電流ミラー（Ｍｌ）を成す第３．第４のトランジ
スタ（１３）、 （１４）を含む回路が接続されている
。これらトランジスタ（１ａ）、 （１４）は第２の導
電形式（ＰＮＰ）であって、第４のトランジスタ（１４
）には第１のトランジスタ（１１）のコレクタ電流に等
しいコレクタ電流が発生する。
第１の電流ミラー（Ｍｌ）を成す第３．第４のトランジ
スタ（１３）、 （１４）を含む回路が接続されている
。これらトランジスタ（１ａ）、 （１４）は第２の導
電形式（ＰＮＰ）であって、第４のトランジスタ（１４
）には第１のトランジスタ（１１）のコレクタ電流に等
しいコレクタ電流が発生する。
ま“第２′）トラｙ＆ｘ）（１２）Ｋ対す８負荷と
１して、同様に第２の電流ミラー（Ｍ２）を成す第
５゜第６のトランジスタ（１５）、 （１６）を含む回
路が接続されている。これらトランジスタ（１５）、
（１６）は第２の導電形式（ＰＮＰ）であって、第６の
トランジスタ（１６）には第２のトランジスタ（１２）
のコレクタ電流に等しいコレクタ電流が発生する。
１して、同様に第２の電流ミラー（Ｍ２）を成す第
５゜第６のトランジスタ（１５）、 （１６）を含む回
路が接続されている。これらトランジスタ（１５）、
（１６）は第２の導電形式（ＰＮＰ）であって、第６の
トランジスタ（１６）には第２のトランジスタ（１２）
のコレクタ電流に等しいコレクタ電流が発生する。
また第４のトランジスタ（１４）に対する負荷として、
第３の電流ミラー（Ｍ３）を成す第７．第８のトランジ
スタ（１７）、 （１８）を含む回路が接続されている
。これらトランジスタ（１７）、 （１８）は第１の導
電形式（ＮＰＮ）であって、第８のトランジスタ（１８
）には第４のトランジスタ（１４）のコレクタ電流に等
しいコレクタ電流が発生する。
第３の電流ミラー（Ｍ３）を成す第７．第８のトランジ
スタ（１７）、 （１８）を含む回路が接続されている
。これらトランジスタ（１７）、 （１８）は第１の導
電形式（ＮＰＮ）であって、第８のトランジスタ（１８
）には第４のトランジスタ（１４）のコレクタ電流に等
しいコレクタ電流が発生する。
上述の回路に対する入力端子（ＰＩ）６Ｓ第１のトラン
ジスタ（１１）のベースに接続され、出力端子（Ｐ２）
が第６．第８のトランジスタ（１６）、 （１８）のコ
レクタに接続されている。またトランジスタ（１ａ）、
（１４）、 （１５）、 （１６）のエミッタは電圧
源ｖｃｃに接続され、トランジスタ（１７）、 （１ｓ
）のエミッタおよび電流源（工０）の他端は基準電位点
（゛アース）に接続されている。さらに第２のトランジ
スタ（１２）のベースにはバイアス電圧ＶＢＩが与えら
れ、出力端子（Ｐ２）には負荷回路（１００） ｂ５接
続されている。
ジスタ（１１）のベースに接続され、出力端子（Ｐ２）
が第６．第８のトランジスタ（１６）、 （１８）のコ
レクタに接続されている。またトランジスタ（１ａ）、
（１４）、 （１５）、 （１６）のエミッタは電圧
源ｖｃｃに接続され、トランジスタ（１７）、 （１ｓ
）のエミッタおよび電流源（工０）の他端は基準電位点
（゛アース）に接続されている。さらに第２のトランジ
スタ（１２）のベースにはバイアス電圧ＶＢＩが与えら
れ、出力端子（Ｐ２）には負荷回路（１００） ｂ５接
続されている。
なお、トランジスタ（１１）のコレクタはトランジスタ
（１３）のコレクタとベース、ならびにトランジスタ（
１４）のベースに接続され、トランジスタ（１２）のコ
レクタはトランジスタ（１５）のコレクタとベース、な
らびにトランジスタ（１６）のベースに接続されている
。またトランジスタ（１４）のコレクタはトランジスタ
（１７）のコレクタとベース、ならびにトランジスタ（
１８）のベースに接続されている。
（１３）のコレクタとベース、ならびにトランジスタ（
１４）のベースに接続され、トランジスタ（１２）のコ
レクタはトランジスタ（１５）のコレクタとベース、な
らびにトランジスタ（１６）のベースに接続されている
。またトランジスタ（１４）のコレクタはトランジスタ
（１７）のコレクタとベース、ならびにトランジスタ（
１８）のベースに接続されている。
このような回路にありて、入力端子（ＰＬ ）に入力信
号が供給され、各電流ミラー（Ｍｌ）、 （Ｍ２）。
号が供給され、各電流ミラー（Ｍｌ）、 （Ｍ２）。
（Ｍ３）の入・出力が１対１の′ＪＬ流変換であるとす
ると、入力信号に比例した第１．第２のトランジスタ（
１１）、 （１２）のコレクタ信号（ただし互に逆相）
は、各電流ミラーで変換され、それぞれトランジスタ（
１８）のコレクタ信号およびトランジスタ（１６）のコ
レクタ信号に変換され１両者の差信号が出力端子（Ｒ２
）Ｋ生じる。即ち、トランジスタ（１６）、 （１８）
のコレクタ電流の大きさは。
ると、入力信号に比例した第１．第２のトランジスタ（
１１）、 （１２）のコレクタ信号（ただし互に逆相）
は、各電流ミラーで変換され、それぞれトランジスタ（
１８）のコレクタ信号およびトランジスタ（１６）のコ
レクタ信号に変換され１両者の差信号が出力端子（Ｒ２
）Ｋ生じる。即ち、トランジスタ（１６）、 （１８）
のコレクタ電流の大きさは。
入力信号が供給されている間、その入力信号の変化に応
答して互に反対方向に変化し、出力電流の変化を増強す
る。したがって出力端子（Ｒ２）における出力信号のダ
イナミックレンジは、電源電圧Ｖｉａからトランジスタ
（１６）の飽和電圧Ｖｃｇｘａ ヲ引イタ値（Ｖａｃ
−Ｖｃｌｌｉｌｔｓ ）を上限とし。
答して互に反対方向に変化し、出力電流の変化を増強す
る。したがって出力端子（Ｒ２）における出力信号のダ
イナミックレンジは、電源電圧Ｖｉａからトランジスタ
（１６）の飽和電圧Ｖｃｇｘａ ヲ引イタ値（Ｖａｃ
−Ｖｃｌｌｉｌｔｓ ）を上限とし。
トランジスタ（１８）の飽和電圧ｖＯ１ｎｌＢを下限と
する広い範囲が利用できる。
する広い範囲が利用できる。
第１０図の回路圧あっては、上述のようにほとんどＶｃ
ａに近い電圧領域を利用できるが、オフセットが発生し
特性を悪くする欠点を有する。
ａに近い電圧領域を利用できるが、オフセットが発生し
特性を悪くする欠点を有する。
例えば負荷回路（１００）が、一端を電圧源（ＶＢ２）
に接続し他端を出力端子（Ｒ２）に接続した抵抗（Ｒ１
）と、出力端子（Ｒ２）とアース間に接続したコンデン
サ（Ｃ１）とで構成され、この出力端子（Ｒ２）につな
がる次段回路が出力端子（Ｒ２）での出力電圧を電圧Ｖ
Ｂ２と比較して利用するものであるとする。今、入力端
子（Ｐ］）に入力信号が無い＃動作時を考えると、トラ
ンジスタ（１６）の電流とトランジスタ（１８）の電流
は等しくなるので抵抗（Ｒ，１） Ｋは１流は流れず、
出力端子（Ｒ２）の出力直流レベル（＠作意） Ｖｐ２
′Ｄｃは電圧源ＶＢ２の値に等しくなるはずである。し
かし実際には各電流ミラー（■）、 （Ｍ２） 、 （
Ｍ３） において電流増幅率によるベース電流の違い、
ベース・コレクタ間の電圧に依存して変化する電流増幅
率の変化によって、トランジスタ（１６）と（１８）の
コレクタ電流に差が生じ、出力直流レベルＶｐ２ｏｃが
変動してしまい、電圧源ＶＢ２の電圧値と比較しても動
作点の変動がそのまま伝達され、所望の動作ができなく
なる。例えば電流ミラー（Ｍｌ）と（Ｍ２）とでは、ト
ランジスタ（１４）のコレクタΦベース間ノ１ＥＶｃｓ
１４ハ（Ｖｃｃ−ＶＢｇ１７） テア６ノに対し、トラ
ンジスタ（１６）のコレクタ・ベース間の電圧Ｖｃｒｃ
１ｔｓ ハ（Ｖｃｃ −ＶＢ２ ）となり、 Ｖｃｃ１
４よりも小さく、シかも出力端子（Ｒ２）での信号出力
で変化し、 （Ｖａｃ −’￥Ｐ２ ）となる。これ
によりトランジスタ（１りと（１６）の電流増幅率βが
変化し、トランジスタ（１４）と（１６）のコレクタｔ
Ｒ，Ｋ差が出る。また電流ミラー（Ｍ３）ではトラン
ジスタ（１７）ノＶＣ［！ｉ１′７ハＶＢ！！！１７テ
アリ、トランジスタ（１８）ノＶ（ＪｌＢ ＆ｔ、 Ｖ
Ｂ２ テあり、差がある。
に接続し他端を出力端子（Ｒ２）に接続した抵抗（Ｒ１
）と、出力端子（Ｒ２）とアース間に接続したコンデン
サ（Ｃ１）とで構成され、この出力端子（Ｒ２）につな
がる次段回路が出力端子（Ｒ２）での出力電圧を電圧Ｖ
Ｂ２と比較して利用するものであるとする。今、入力端
子（Ｐ］）に入力信号が無い＃動作時を考えると、トラ
ンジスタ（１６）の電流とトランジスタ（１８）の電流
は等しくなるので抵抗（Ｒ，１） Ｋは１流は流れず、
出力端子（Ｒ２）の出力直流レベル（＠作意） Ｖｐ２
′Ｄｃは電圧源ＶＢ２の値に等しくなるはずである。し
かし実際には各電流ミラー（■）、 （Ｍ２） 、 （
Ｍ３） において電流増幅率によるベース電流の違い、
ベース・コレクタ間の電圧に依存して変化する電流増幅
率の変化によって、トランジスタ（１６）と（１８）の
コレクタ電流に差が生じ、出力直流レベルＶｐ２ｏｃが
変動してしまい、電圧源ＶＢ２の電圧値と比較しても動
作点の変動がそのまま伝達され、所望の動作ができなく
なる。例えば電流ミラー（Ｍｌ）と（Ｍ２）とでは、ト
ランジスタ（１４）のコレクタΦベース間ノ１ＥＶｃｓ
１４ハ（Ｖｃｃ−ＶＢｇ１７） テア６ノに対し、トラ
ンジスタ（１６）のコレクタ・ベース間の電圧Ｖｃｒｃ
１ｔｓ ハ（Ｖｃｃ −ＶＢ２ ）となり、 Ｖｃｃ１
４よりも小さく、シかも出力端子（Ｒ２）での信号出力
で変化し、 （Ｖａｃ −’￥Ｐ２ ）となる。これ
によりトランジスタ（１りと（１６）の電流増幅率βが
変化し、トランジスタ（１４）と（１６）のコレクタｔ
Ｒ，Ｋ差が出る。また電流ミラー（Ｍ３）ではトラン
ジスタ（１７）ノＶＣ［！ｉ１′７ハＶＢ！！！１７テ
アリ、トランジスタ（１８）ノＶ（ＪｌＢ ＆ｔ、 Ｖ
Ｂ２ テあり、差がある。
ここで出力直流レベルＶＰ２ＤＣ！を求めてみる。
各トランジスタの電流増幅率をβ露とする。また電流ミ
ラー（Ｍｌ）、 （Ｍ２）、 （Ｍ３）は一般的には第
１１図の形で表わされ、入力端子をＰａ、出力端子をＰ
ｂ、 とすれば電流ミラーの電流変換系数βＭｓはで表
わされる。ただしＩＰａｎ、 ＩＰｂｔ＆は端子Ｐａ、
Ｐｂでの電流である。
ラー（Ｍｌ）、 （Ｍ２）、 （Ｍ３）は一般的には第
１１図の形で表わされ、入力端子をＰａ、出力端子をＰ
ｂ、 とすれば電流ミラーの電流変換系数βＭｓはで表
わされる。ただしＩＰａｎ、 ＩＰｂｔ＆は端子Ｐａ、
Ｐｂでの電流である。
第１０図において各トランジスタのコレクタ電流をＩＣ
９％とし、（１）式を適用すると。
９％とし、（１）式を適用すると。
β１４ β１８
：［Ｃ１５＝□・ｌＯ１２・・・・・・・・・・（３）
１＋□ β１６ 入力端子（Ｐ〕）の入力がゼロのとき、 （ＰＩ）の動
作直流レベルはバイアス源ＶＢＩの電圧値と同一とする
。このとき Ｉｃ１１＝Ｉｃ１ｚ＝＝ＩＯ／２ ・・
−・・・・・・・（４）であるから、（２）〜（４）式
から Ｖｐｓｎｃ＝（Ｉｃ１ｓ−Ｉｃｘ６）Ｒａ＋ｖｎ２とな
り、（５）式の第１項がオフセットとなる。
１＋□ β１６ 入力端子（Ｐ〕）の入力がゼロのとき、 （ＰＩ）の動
作直流レベルはバイアス源ＶＢＩの電圧値と同一とする
。このとき Ｉｃ１１＝Ｉｃ１ｚ＝＝ＩＯ／２ ・・
−・・・・・・・（４）であるから、（２）〜（４）式
から Ｖｐｓｎｃ＝（Ｉｃ１ｓ−Ｉｃｘ６）Ｒａ＋ｖｎ２とな
り、（５）式の第１項がオフセットとなる。
一般に１（β］４．β１６．β１８であるが、集積回路
ではＮＰＮ形のトランジスタが主流でβも大きい値に作
れるが、ＰＮＰ形のトランジスタは。
ではＮＰＮ形のトランジスタが主流でβも大きい値に作
れるが、ＰＮＰ形のトランジスタは。
ＮＰＮ形のトランジスタの構成段階に同一プロセス上で
作る場合、横形ＰＮＰ ）ランジスタを構成して用いる
ことが多く、プロセスが簡単な代りにβが一般的に低（
なる欠点を持つ。このためプロセスを増して縦形ＰＮＰ
）ランジスタを作ってβを高めることもされる。
作る場合、横形ＰＮＰ ）ランジスタを構成して用いる
ことが多く、プロセスが簡単な代りにβが一般的に低（
なる欠点を持つ。このためプロセスを増して縦形ＰＮＰ
）ランジスタを作ってβを高めることもされる。
第１０図で電流ミラー（Ｍｌ）、 （Ｍ２）は横形ＰＮ
Ｐトランジスタ、 （Ｍ３）はＮＰＮ）ランジスタとす
ると、（５）式は近似的に β１４．β１６〈β１８で一７ｉ＜１になり。
Ｐトランジスタ、 （Ｍ３）はＮＰＮ）ランジスタとす
ると、（５）式は近似的に β１４．β１６〈β１８で一７ｉ＜１になり。
（６）式”はさらに
となる。
′β１６． β１４はＶｃｇの違いでβ１６Ｎβ１４
である。
である。
したがって（７）式の右辺の第１項がオフセットとして
発生する。したがって出力電圧ＶＰ２と電圧ｆｉＶＢ２
の電圧とを比較して大小を判別するものとすれば、オフ
セット電圧は誤差となって正しい判別機能ができなくな
る。
発生する。したがって出力電圧ＶＰ２と電圧ｆｉＶＢ２
の電圧とを比較して大小を判別するものとすれば、オフ
セット電圧は誤差となって正しい判別機能ができなくな
る。
〔発明の目的〕一
本発明はトランジスタのＶＣＩｌｉの違いＫよるβの差
を縮少し、オフセットの発生を少なくした電流増幅回路
を提供することを目的とする。
を縮少し、オフセットの発生を少なくした電流増幅回路
を提供することを目的とする。
本発明は入力信号が供給される第１の端子と。
出力信号電流を供給するための第２の端子と。
ベース、エミッタ、コレクタ電極をそれぞれ有し、第１
の導電形式を成す第１．第２のトランジスタを含み、そ
れらトランジスタのベース同士、およびエミッタ同士が
直流的に結合され。
の導電形式を成す第１．第２のトランジスタを含み、そ
れらトランジスタのベース同士、およびエミッタ同士が
直流的に結合され。
一方のトランジスタのコレクタが第１の直流導電路を介
して上記′＄１の端子に接続され、他方のトランジスタ
のコレクタが第２の直流導電路を介して第２の端子に接
続されたものと。
して上記′＄１の端子に接続され、他方のトランジスタ
のコレクタが第２の直流導電路を介して第２の端子に接
続されたものと。
ベース、エミッタ、コレクタ電極なそれぞれ有し、第２
の導電形式を成す第３のトランジスタを含み、その第３
のトランジスタのコレクタが上記第１．第２のトランジ
スタのベースニ接（続され、さらに第３のトランジスタ
のベース・エミッタ経路が上記第１．第２の直流導電路
間に直流導電的に接続されたものとを具備して成る電流
増幅回路である。
の導電形式を成す第３のトランジスタを含み、その第３
のトランジスタのコレクタが上記第１．第２のトランジ
スタのベースニ接（続され、さらに第３のトランジスタ
のベース・エミッタ経路が上記第１．第２の直流導電路
間に直流導電的に接続されたものとを具備して成る電流
増幅回路である。
以下１本発明の実施例について第１０図と同一部分には
同一符号を記して説明する。
同一符号を記して説明する。
第１１社本発明の第１の実施例を示すものであり、第１
０図の電流ミラー（Ｍ３）の代りに電流ミラー（Ｍ４）
を配置した点に特徴がある。この電流ミラー（Ｍ４）は
、前記第４のトランジスタ（１４）Ｋ対して負荷を成し
、第７．第８のトランジスタ（１７）、 （１８）のほ
かに第９のトラ、ンジスタ（１９）を含んでいる。上記
第７．第８のトランジスタ（１７）、 （１８）は第１
の導電形式（Ｎ Ｐ Ｎ ）であって、トランジスタ（
１７）のコレクタは比較的高インビーダンスの信号源を
成す第４のトランジスタ（１４）のコレクタに接続され
、エミッタはアースされている。′４８のトランジスタ
のコレクタは比較的高インピーダンスの負荷を成す第６
のトランジスタ（１６）のコレクタおよび出力端子（Ｐ
２）に接続され、エミッタはアースされている。
０図の電流ミラー（Ｍ３）の代りに電流ミラー（Ｍ４）
を配置した点に特徴がある。この電流ミラー（Ｍ４）は
、前記第４のトランジスタ（１４）Ｋ対して負荷を成し
、第７．第８のトランジスタ（１７）、 （１８）のほ
かに第９のトラ、ンジスタ（１９）を含んでいる。上記
第７．第８のトランジスタ（１７）、 （１８）は第１
の導電形式（Ｎ Ｐ Ｎ ）であって、トランジスタ（
１７）のコレクタは比較的高インビーダンスの信号源を
成す第４のトランジスタ（１４）のコレクタに接続され
、エミッタはアースされている。′４８のトランジスタ
のコレクタは比較的高インピーダンスの負荷を成す第６
のトランジスタ（１６）のコレクタおよび出力端子（Ｐ
２）に接続され、エミッタはアースされている。
また第９のトランジスタ（１９）は第２の導電形式（Ｐ
ＮＰ ）であって、そのエミッタが第７のトランジスタ
（１７）のコレクタに接続され、ベースが第８のトラン
ジスタ（１８）のコレクタに接続されている。さらにト
ランジスタ（１９）のコレクタはトランジスタ（１７）
、 （１８）の各ベースに接続されている。
ＮＰ ）であって、そのエミッタが第７のトランジスタ
（１７）のコレクタに接続され、ベースが第８のトラン
ジスタ（１８）のコレクタに接続されている。さらにト
ランジスタ（１９）のコレクタはトランジスタ（１７）
、 （１８）の各ベースに接続されている。
尚、第１図にあって上述した以外の部分は第１０図と同
様の構成であるゆえ、詳細な説明は省略する。
様の構成であるゆえ、詳細な説明は省略する。
この第１図において、電流ミラー（Ｍ４）の電流変換係
数βＭ４を求めると（８）式の通りである。
数βＭ４を求めると（８）式の通りである。
トランジスタ（１７）、 （１８）のＶｅｒはトランジ
スタ１９のベース・エミッタ間電圧ｖＢ１８１９だけの
差であり１通常の使用範囲では実効的に等しくおけるの
でβ〕７＝／１ｅ（＝βＮ）とおくと、（匂式は。
スタ１９のベース・エミッタ間電圧ｖＢ１８１９だけの
差であり１通常の使用範囲では実効的に等しくおけるの
でβ〕７＝／１ｅ（＝βＮ）とおくと、（匂式は。
となる。βＮ）１にとれるから、１Ｍ４はβ１９（ＰＮ
Ｐ）ランジスタの電流増幅率）が多少低くてもほとんど
１Ｍ４＃１となる。
Ｐ）ランジスタの電流増幅率）が多少低くてもほとんど
１Ｍ４＃１となる。
１Ｍ４＝１とおくとき、第１図の出力端子（Ｐ２）の直
流レベルｖＰ ２ｖ ａは前述のく７′）式と同様にな
る。
流レベルｖＰ ２ｖ ａは前述のく７′）式と同様にな
る。
ここでトランジスタ（１４）、 （１６）のＶａ乞に着
目してみれば２両者のＶｃｖＯ差はＶＢＥ１９だゆであ
り。
目してみれば２両者のＶｃｖＯ差はＶＢＥ１９だゆであ
り。
使用範囲においてほとんど等しいとおける。即ちβ１４
＃β１６にでき、この場合、（７１式に基いてＶｐ２Ｄ
ｃ ”； ＶＢ２にでき、オフセットが非常に小さくな
る。
＃β１６にでき、この場合、（７１式に基いてＶｐ２Ｄ
ｃ ”； ＶＢ２にでき、オフセットが非常に小さくな
る。
つまり、トラフジ、＜ 夕（１４）、 （ｔｓ）ノｖａ
ｖｒ ノ違いによってそれらのβに差が生じても１両ト
ランジスタのコレクタ間にトランジスタ（１９）のベー
ス・エミッタ経路を接続することにより。
ｖｒ ノ違いによってそれらのβに差が生じても１両ト
ランジスタのコレクタ間にトランジスタ（１９）のベー
ス・エミッタ経路を接続することにより。
Ｖｅｘの差を少なくしたものである。
第２図は本発明の第２実施例を示すものであり、第１図
の電流ミラー（Ｍ４）Ｋ代え、電流ミラー（Ｍ５）を配
置したものである。
の電流ミラー（Ｍ４）Ｋ代え、電流ミラー（Ｍ５）を配
置したものである。
この電流ミラー（Ｍ５）は第１の導電形式の第７゜第８
のトランジスタ（１７）、 （１ｓ）と、第２の導電形
式の第９のトランジスタ（１９）、および同じ（上記ト
ランジスタ（１９）、 （２０）のエミッタは第４のト
ランジスタ（１４）のコレクタに接続され、トランジス
タ（２１）のコレクタ・ベースは第６のトランジスタ（
１６）のコレクタおよび出力端子（Ｐ２）に接続されて
いる。またトランジスタ（２０）のコレクタはトランジ
スタ（１７）のコレクタに接続され、トランジスタ（２
１）の＼ミッタはトランジスタ（１９）のベースおよび
トランジスタ（１８）のコレクタに接続されており、ト
ランジスタ（１９）のコレクタはトランジスタ（１７）
、 （１８）のベースに接続されている。尚、トランジ
スタ（１７）、 （ｔｓ）のエミッタはアースされてい
る。
のトランジスタ（１７）、 （１ｓ）と、第２の導電形
式の第９のトランジスタ（１９）、および同じ（上記ト
ランジスタ（１９）、 （２０）のエミッタは第４のト
ランジスタ（１４）のコレクタに接続され、トランジス
タ（２１）のコレクタ・ベースは第６のトランジスタ（
１６）のコレクタおよび出力端子（Ｐ２）に接続されて
いる。またトランジスタ（２０）のコレクタはトランジ
スタ（１７）のコレクタに接続され、トランジスタ（２
１）の＼ミッタはトランジスタ（１９）のベースおよび
トランジスタ（１８）のコレクタに接続されており、ト
ランジスタ（１９）のコレクタはトランジスタ（１７）
、 （１８）のベースに接続されている。尚、トランジ
スタ（１７）、 （ｔｓ）のエミッタはアースされてい
る。
この第２図の回路はトランジスタ（１７）、 （１ｓ）
（７） ｖａｘ オよび） ラｙ シスｌ’ （１４）
、 （１６）（７） Ｖｃａ ヲまったく等しくするた
めに、ダイオード構成のトランジスタ（２０）、 （２
１）を追加したものであり。
（７） ｖａｘ オよび） ラｙ シスｌ’ （１４）
、 （１６）（７） Ｖｃａ ヲまったく等しくするた
めに、ダイオード構成のトランジスタ（２０）、 （２
１）を追加したものであり。
各トランジスタのＶａｍを求めてみるに。
Ｖｃｚユａ ＝ Ｖｃｃ −ＶＦ６− Ｖｃｇ
ｘｓ ＝ ＶＦ６− Ｖ’ｎｇ２１Ｖｃｇｘ４＝ Ｖｃ
ｃ −（ＶＦ６− ＶＢｘ２ｘ ＋ ＶＢｇｘ９）Ｍａ
Ｉ！Ｘ１ｙ ＝ ＶＦ６ − （Ｖｎｇ２１ ＋
Ｖ’ｎｍｘ９− ＶＢｗ２ｏ ）トナル。ココテＶ
Ｂｃｌｔａ ＃Ｖｎｇｚｏ ＃ Ｖｎｚ２ｘ＝ＶＢｓと
おくと。
ｘｓ ＝ ＶＦ６− Ｖ’ｎｇ２１Ｖｃｇｘ４＝ Ｖｃ
ｃ −（ＶＦ６− ＶＢｘ２ｘ ＋ ＶＢｇｘ９）Ｍａ
Ｉ！Ｘ１ｙ ＝ ＶＦ６ − （Ｖｎｇ２１ ＋
Ｖ’ｎｍｘ９− ＶＢｗ２ｏ ）トナル。ココテＶ
Ｂｃｌｔａ ＃Ｖｎｇｚｏ ＃ Ｖｎｚ２ｘ＝ＶＢｓと
おくと。
となる。したがってトランジスタ（１４）、 （１６）
のＶａｇの差はなくなり、β１４＝β１６にでき。
のＶａｇの差はなくなり、β１４＝β１６にでき。
Ｖｐｚｎｃ＝Ｖｎ２でオフセットをな（すことができる
。
。
本発明は上述の第１図、第２図の実施例にとどまらず、
第１図の電流ミラー（Ｍ４）および第２図の電流ミラー
（Ｍ５）を変形することにより、さらに別の実施例が考
えられる。
第１図の電流ミラー（Ｍ４）および第２図の電流ミラー
（Ｍ５）を変形することにより、さらに別の実施例が考
えられる。
第３図〜第８図は上記電流ミラー（Ｍ４）、 （Ｍ５）
を変形したものであってトランジスタ（１４）。
を変形したものであってトランジスタ（１４）。
（１６）の各コレクタを端子（Ｐ４）、 （Ｐ６）とし
て示したものである。第３図は電流ミラー（Ｍ４）での
トランジスタ（１９）のベースとエミッタを入れ替えた
形のトランジスタ（２２）を挿入し、トランジスタ（２
２）のベースを端子（Ｐ４）に、エミッタを端子（Ｐ６
）に接続したものである。
て示したものである。第３図は電流ミラー（Ｍ４）での
トランジスタ（１９）のベースとエミッタを入れ替えた
形のトランジスタ（２２）を挿入し、トランジスタ（２
２）のベースを端子（Ｐ４）に、エミッタを端子（Ｐ６
）に接続したものである。
第４図は第３図にダイオード構成のトランジスタ（２３
）、 （２４）を付加し、トランジスタ（２３）のエミ
ッタを端子（Ｐ４）に接続し、ベース・コレクタをトラ
ンジスタ（１７）のコレクタおよびトランジスタ（２２
）のベースに接続し、さらにトランジスタ（２４）のエ
ミッタを端子（Ｐ６）に接続し、ベース・コレクタをト
ランジスタ（１８）のコレクタに接続したもので、電流
ミラー（Ｍ５）と同様の効果を有する。
）、 （２４）を付加し、トランジスタ（２３）のエミ
ッタを端子（Ｐ４）に接続し、ベース・コレクタをトラ
ンジスタ（１７）のコレクタおよびトランジスタ（２２
）のベースに接続し、さらにトランジスタ（２４）のエ
ミッタを端子（Ｐ６）に接続し、ベース・コレクタをト
ランジスタ（１８）のコレクタに接続したもので、電流
ミラー（Ｍ５）と同様の効果を有する。
第５図は電流ミラー（Ｍ４）の形で、トランジスタ（１
９）のエミッタとトランジスタ（１７）のコレクタ間に
トランジスタ（２５）のベース・エミッタ経路を接続し
、このトランジスタ（２５）のコレクタを電圧源ＶＯＯ
に接続したもので、電流変換係数βＭをさらに１に近づ
けるべく改善したものである。
９）のエミッタとトランジスタ（１７）のコレクタ間に
トランジスタ（２５）のベース・エミッタ経路を接続し
、このトランジスタ（２５）のコレクタを電圧源ＶＯＯ
に接続したもので、電流変換係数βＭをさらに１に近づ
けるべく改善したものである。
第６図は第５図にダイオード構成のトランジスタ（２６
）、 （２７）を追加し、端子（Ｐ４）とトランジスタ
（１７）のコレクタ間にトランジスタ（２６）のコレク
タ・エミツタ路を接続し、端子（Ｐ６）とトラ・ンジス
タ（１８）のコレクタ間にトランジスタ（２７）のコレ
クタ・エミッタ路を接続したものであり。
）、 （２７）を追加し、端子（Ｐ４）とトランジスタ
（１７）のコレクタ間にトランジスタ（２６）のコレク
タ・エミツタ路を接続し、端子（Ｐ６）とトラ・ンジス
タ（１８）のコレクタ間にトランジスタ（２７）のコレ
クタ・エミッタ路を接続したものであり。
トランジスタ（１４）、 （１６）のＶｃｃ間およびト
ランジスタ（１７）、 （１８）のｖＣＩ！！間の差電
圧を軽減したものである。
ランジスタ（１７）、 （１８）のｖＣＩ！！間の差電
圧を軽減したものである。
第７図は第６図の回路のトランジスタ（２６）。
（２７）に直列にダイオード構成のトランジスタ（２８
）、 （２９）を接続したもので、 ｖｃｇｘｔ＝ｖｃ
ｚ１ａ 。
）、 （２９）を接続したもので、 ｖｃｇｘｔ＝ｖｃ
ｚ１ａ 。
Ｔ／ＣＫｌ’７＝’１０１１ｉユ８を作る回路の一例で
ある。
ある。
第８図は第３図をさらに展開した回路例であり、トラン
ジスタ（２２）のエミッタとトランジスタ（１８）のコ
レクタ間にトランジスタ（３ｏ）のベース・エミッタ経
路を接続し、トランジスタ（３０）のコレクタを電圧源
Ｖｃｃｌｃ接続したもので、第５図に類似するものであ
る。この第８図の回路の形で第６図、第７図のような応
用例を作ることもできることは言うまでもない。尚９以
上述べた第３図〜第８図の回路において、トランジスタ
（２５）、 （２６）、 （２８）、 （３０）は第１
の導電形式であり、トランジスタ（２２）、 （２３）
、 （２４）、 （２７）。
ジスタ（２２）のエミッタとトランジスタ（１８）のコ
レクタ間にトランジスタ（３ｏ）のベース・エミッタ経
路を接続し、トランジスタ（３０）のコレクタを電圧源
Ｖｃｃｌｃ接続したもので、第５図に類似するものであ
る。この第８図の回路の形で第６図、第７図のような応
用例を作ることもできることは言うまでもない。尚９以
上述べた第３図〜第８図の回路において、トランジスタ
（２５）、 （２６）、 （２８）、 （３０）は第１
の導電形式であり、トランジスタ（２２）、 （２３）
、 （２４）、 （２７）。
（２９）は第２の導電形式である。
第９図は本発明のさらに他の実施例を示すもので、トラ
ンジスタ（３１）、 （３２）はエミッタ結合差動増幅
器を成し、各トランジスタ（３１）、 （３２）のエミ
ッタはε流源（ＩＩ） Ｋよって電流が供給される。上
記トランジスタ（３１）、 （３２）のコレクタには電
流ミラー（Ｍａ）を構成するトランジスタ（３３）。
ンジスタ（３１）、 （３２）はエミッタ結合差動増幅
器を成し、各トランジスタ（３１）、 （３２）のエミ
ッタはε流源（ＩＩ） Ｋよって電流が供給される。上
記トランジスタ（３１）、 （３２）のコレクタには電
流ミラー（Ｍａ）を構成するトランジスタ（３３）。
（３４）、 （３５）をぎむ回路が接続され、トランジ
スタ（３３）のコレクタはトランジスタ（３１）のコレ
ク １りに、トランジスタ（３４）のコレ“フ
タはトランジスタ（３２）のコレクタおよびトランジス
タ（３５）のベース忙接貌され、トランジスタ（３５）
のコレクタはトランジスタ（３３）、 （３４）のベー
スに接続され、トランジスタ（３５）のエミッタはトラ
ンジスタ（３１）のコレクタに接続されている。尚、ト
ランジスタ（３３） 、 （３４）のエミッタは電圧源
Ｖｃａ Ｋ接続され、トランジスタ（３１）、 （３２
）のベース端子（Ｐ））、 （Ｐ８）は入力端子、トラ
ンジスタ（３２）のコレクタが出力端子（Ｐ９）となっ
ている。
スタ（３３）のコレクタはトランジスタ（３１）のコレ
ク １りに、トランジスタ（３４）のコレ“フ
タはトランジスタ（３２）のコレクタおよびトランジス
タ（３５）のベース忙接貌され、トランジスタ（３５）
のコレクタはトランジスタ（３３）、 （３４）のベー
スに接続され、トランジスタ（３５）のエミッタはトラ
ンジスタ（３１）のコレクタに接続されている。尚、ト
ランジスタ（３３） 、 （３４）のエミッタは電圧源
Ｖｃａ Ｋ接続され、トランジスタ（３１）、 （３２
）のベース端子（Ｐ））、 （Ｐ８）は入力端子、トラ
ンジスタ（３２）のコレクタが出力端子（Ｐ９）となっ
ている。
この第９図の回路は差動増幅器の出力を１つの電流ミラ
ーを介して出力端子（Ｐ９）Ｋ導出するようにしたもの
であり、電流ミラー（Ｍａ）の各トランジスタ（３３）
、 （３４）、 （３５）の導電タイプは第１図の電流
ミラー（Ｍ４）の各トランジスタ（１７）。
ーを介して出力端子（Ｐ９）Ｋ導出するようにしたもの
であり、電流ミラー（Ｍａ）の各トランジスタ（３３）
、 （３４）、 （３５）の導電タイプは第１図の電流
ミラー（Ｍ４）の各トランジスタ（１７）。
（１８）、 （１９）と逆極性となっている。
以上述べたように本発明の回路は、トランジスタのＶａ
ｎの変化に伴う電流増幅率βの変化に対して安定な電流
増幅を行うことができ、オフセットの発生を軽減するこ
とができる。しかも従来の回路に比べ簡単な回路を追加
するだけで良く、かつ年積回路に好適する利点がある。
ｎの変化に伴う電流増幅率βの変化に対して安定な電流
増幅を行うことができ、オフセットの発生を軽減するこ
とができる。しかも従来の回路に比べ簡単な回路を追加
するだけで良く、かつ年積回路に好適する利点がある。
第１図は本発明の電流増幅回路の一実施例を示す回路図
、第２図は他の実施例を示す回路図、第３図〜第８図は
、第１図、８２図の回路を変形して成る他の実施例を示
す回路図、第９図は本発明のさらに他の実施例を示す回
路図、第１０図は従来の電流増幅回路を示す回路図、第
１１図は従来回路における電流ミラーの一般形式を示す
回路図である。 Ｍ４ 、 Ｍ５． Ｍａ ・・・・電流ミラー。 １１〜３４ ・・・・・・・・・・ トランジスタ。 １００ ・・・・・・・・・・・・・・・・負荷回路
。 ＰＩ Ｆ７ Ｐ８ ・・・・入力端子。 Ｐ２ Ｐ９ ・・・・・・・・・・出力端子。 代理人 弁理士 則 近 憲 佑（ほか１名）第 １
図 第２図 第 ３ 図 第 ４ １第
５図 第６図 第７図 第８図 ＣＣ 厄９図 第１０図 ＰＨＦｂ 第１１図
、第２図は他の実施例を示す回路図、第３図〜第８図は
、第１図、８２図の回路を変形して成る他の実施例を示
す回路図、第９図は本発明のさらに他の実施例を示す回
路図、第１０図は従来の電流増幅回路を示す回路図、第
１１図は従来回路における電流ミラーの一般形式を示す
回路図である。 Ｍ４ 、 Ｍ５． Ｍａ ・・・・電流ミラー。 １１〜３４ ・・・・・・・・・・ トランジスタ。 １００ ・・・・・・・・・・・・・・・・負荷回路
。 ＰＩ Ｆ７ Ｐ８ ・・・・入力端子。 Ｐ２ Ｐ９ ・・・・・・・・・・出力端子。 代理人 弁理士 則 近 憲 佑（ほか１名）第 １
図 第２図 第 ３ 図 第 ４ １第
５図 第６図 第７図 第８図 ＣＣ 厄９図 第１０図 ＰＨＦｂ 第１１図
Claims (5)
- （１）入力信号が供給される第１の端子と、出力信号電
流を供給するための第２の端子と、 ベース、エミッタ、コレクタ電極をそれぞれ有し、第１
の導電形式を成す第１、第２のトランジスタを含み、そ
れらトランジスタのベース同士、およびエミッタ同士が
直流的に結合され、一方のトランジスタのコレクタが第
１の直流導電路を介して上記第１の端子に接続され、他
方のトランジスタのコレクタが第２の直流導電路を介し
て第２の端子に接続されたものと、 ベース、エミッタ、コレクタ電極をそれぞれ有し、第２
の導電形式を成す第３のトランジスタを含み、その第３
のトランジスタのコレクタが上記第１、第２のトランジ
スタのベースに接続され、さらに第３のトランジスタの
ベース・エミッタ経路が上記第１、第２の直流導電路間
に直流導電的に接続されたものとを具備して成る電流増
幅回路。 - （２）前記第１、第２の直流導電路は、それぞれ少なく
とも１つのダイオード構成のトランジスタを、前記第１
の端子と第１のトランジスタのコレクタ間、および前記
第２の端子と第２のトランジスタのコレクタ間に第１、
第２のトランジスタの電流流通方向に直列に接続したも
ので成ることを特徴とする特許請求の範囲第１項に記載
の電流増幅回路。 - （３）前記第１、第２の直流導電路間の前記第３のトラ
ンジスタのベース・エミッタ経路を含む直流導電路は、
この第３のトランジスタのエミッタ側にベース・エミッ
タ経路を直列に接続した第１の導電形式を成す第４のト
ランジスタを有し、この第４のトランジスタのコレクタ
を所定動作電位源に接続したことを特徴とする特許請求
の範囲第１項に記載の電流増幅回路。 - （４）前記第１の端子には比較的高インピーダンスを呈
する信号源を結合し、前記第２の端子には比較的高イン
ピーダンスを呈する負荷を結合したことを特徴とする特
許請求の範囲第１項に記載の電流増幅回路。 - （５）前記比較的高インピーダンスを呈する手段として
トランジスタのコレクタ・エミッタ路を利用したことを
特徴とする特許請求の範囲第４項に記載の電流増幅回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15415485A JPS6215911A (ja) | 1985-07-15 | 1985-07-15 | 電流増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15415485A JPS6215911A (ja) | 1985-07-15 | 1985-07-15 | 電流増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215911A true JPS6215911A (ja) | 1987-01-24 |
Family
ID=15578027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15415485A Pending JPS6215911A (ja) | 1985-07-15 | 1985-07-15 | 電流増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215911A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972158A (en) * | 1989-10-31 | 1990-11-20 | International Business Machines Corporation | Transistor amplifier with variable bias circuits |
| US5432476A (en) * | 1993-04-09 | 1995-07-11 | National Semiconductor Corporation | Differential to single-ended converter |
| US6125206A (en) * | 1994-09-14 | 2000-09-26 | Hitachi, Ltd. | Collaborative learning system and pattern recognition method |
| US6215357B1 (en) * | 1997-09-03 | 2001-04-10 | Canon Kabushiki Kaisha | Operational amplifier |
-
1985
- 1985-07-15 JP JP15415485A patent/JPS6215911A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972158A (en) * | 1989-10-31 | 1990-11-20 | International Business Machines Corporation | Transistor amplifier with variable bias circuits |
| US5432476A (en) * | 1993-04-09 | 1995-07-11 | National Semiconductor Corporation | Differential to single-ended converter |
| US6125206A (en) * | 1994-09-14 | 2000-09-26 | Hitachi, Ltd. | Collaborative learning system and pattern recognition method |
| US6215357B1 (en) * | 1997-09-03 | 2001-04-10 | Canon Kabushiki Kaisha | Operational amplifier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS605085B2 (ja) | カレントミラ−回路 | |
| JPS6215911A (ja) | 電流増幅回路 | |
| JPH0263206A (ja) | カレントミラー回路 | |
| US5155429A (en) | Threshold voltage generating circuit | |
| JPS60187112A (ja) | 差動増幅器 | |
| JPS62230106A (ja) | 電流ミラ−回路配置 | |
| JPH0471364B2 (ja) | ||
| JPH03112214A (ja) | 電圧比較回路 | |
| JPS59108411A (ja) | 電流源回路 | |
| JPS6029229Y2 (ja) | 差動増幅器 | |
| JPS62117403A (ja) | カレントミラ−回路 | |
| JPH0364205A (ja) | クリップ回路 | |
| JPH0115224Y2 (ja) | ||
| JP2581163B2 (ja) | 直結型アンプ | |
| JPS6282805A (ja) | 入力回路 | |
| JPH11136105A (ja) | 電圧比較回路 | |
| JPS60175131A (ja) | 電圧安定化回路 | |
| JPH04338811A (ja) | バンドギャップ基準電圧発生回路 | |
| JPH06236219A (ja) | 定電流回路 | |
| JPH04354408A (ja) | 電流極性変換回路 | |
| JPH01305609A (ja) | 出力回路 | |
| JPS62118621A (ja) | 差動増幅回路 | |
| JPS63205714A (ja) | 定電流源回路 | |
| JPH04170809A (ja) | カレントミラー回路 | |
| JPH0410763B2 (ja) |