JPS62159232A - 命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明′は、情？＋１１処理装置の命令シーケンスのス
テップに含まれる分岐条件判定ステップ実行処理に先立
って判定結果を予測しつつ次の命令の先取りを行なう命
令先取り装置に関する。

〔従来の技術〕　　　゛ 従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭５９−９１５５
０号公報に見られる装でか存在する。この従来装置は分
岐命令のアドレスを指定する情報とその分岐命令の分岐
先アドレスを含む分岐情報とを対にして分岐ヒストリテ
ーブルに登録しでおき、命令先取り動作としてキャッシ
ュメモリから命令を取出す時に、先取りする命令のアド
レスが分岐命令のアドレスとして分岐ヒストリテーブル
に登録されているか否かを調べ、登録されていれば対応
する分岐先アドレスを用いて次の命令先取り動作を行な
うよう制御するもので、分岐ヒストリテーブルに登録さ
れた情報が誤っていた場合には、その命令の分岐条件の
判定を行った後に分岐ヒストリテーブルの対応する情報
を更新し、その後に後続の命令の先取りをやり直すよう
構成されている。

〔発明が解決しようとする問題点〕

前記の従来技術においては、分岐命令の分岐先アドレス
の計算に使用するレジスタの保持する値の更新等により
分岐先アドレスが変更になって、分岐ヒストリテーブル
の保持する情報に含まれる古い分岐先アドレスに従って
命令先取り動作が行なわれてしまった場合、後続の正し
い命令が取出されるのは、誤った分岐情報を持っていた
命令の分岐条件判定ステップの終了後のこととなる。し
かしながら、無条件分岐命令においては、分岐条件判定
ステップを待たずとも、正しい分岐先アドレスさえ求ま
れば、命令の取出しのやり直しは可能である。ところが
、前記従来技術においては、分岐条件判定ステップを終
了しない限り、分岐予測の妥当性を評価できないため、
分岐アドレスが頻繁に変更されるような分岐命令の実行
においては、その処理速度の低下を招くという欠点があ
る。

本発明はこのような従来の欠点を解消したもので、その
目的は、分岐先アドレスの誤った分岐情報に基づく命令
先取りが行なわれた場合、速やかに正しい後続の命令先
取り動作を行なわせることにある。

ｃ問題点を解決するための手段〕 本発明は上記目的を達成するために、情報処理装置にお
ける命令先取り装置において、分岐命令のアドレスを指
定する情報と該分岐命令の分岐先アドレスを含む分岐情
報とを対にして複数対記憶する分岐ヒストリテーブル手
段と、命令先取り動作を行なう際に該命令先取り動作に
おいて先取りされる命令のアドレスを指定する情報が前
記分岐ヒストリテーブル手段に登録されているか否かを
調べる第１の点検手段と、前記先取りされた命令に対応
する分岐情報に含まれる分岐先アドレスを指定する情報
が正しいかどうかを該先取りされた命令の分岐条件の判
定に先立って調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒス）　ＩＪ子テーブル段から対応する分岐情報を読
出し該分岐情報に従って命令先取り動作を継続せしめる
よう制御し、且つ、前記第１および第２の点検手段の結
果に応答して誤った分岐先アドレスを指定する分岐Ｍｆ
報に従って命令先取り動作が行なわれた時には前記先取
りされた命令の実行を待たずに後続の誤った命令先取り
動作を是正せしめるよう制御する命令先取り制御手段と
を備える。

〔作用〕

誤った分岐先アドレスを指定する分岐情報に従って命令
先取り動作が行なわれると、第１．第２の点検手段の結
果に応答して、命令先取り制御手段は、先取りされた命
令の分岐条件判定ステップの終了を待たずに後続の誤っ
た命令先取り動作を是正する。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

第１図を参照すると本発明の一実施例は、命令アドレス
生成回路（ｒＡ）４０１、命令アドレス変換回路（ＩＴ
）４０２、命令解読回路（ＩＤ）４０３、オペランドア
ドレス生成回路（ＯＡ）　４０４　、オペランドアドレ
ス変換回路（ＯＴ）　４０５　、オペランド記憶回路を
有するオペランド続出し回路（○Ｃ）４０６、命令実行
回路（ＥＸ）　４０７　、命令記憶回路（Ｉ　Ｃ）　４
０８　、命令バッファ４０９、分岐ヒストリテーブル（
Ｂ　ＨＴ）　４１０　、命令アドレスレジスタ４１１、
命令アドレス加算回路４１２、分岐情報バッファ４１３
、命令整列回路４１４、分岐情報切換回路４１５、分岐
情報レジスタ４１６，４１７，４１８，４１９，４２０
、選択回路４２１，４２２　、命令先取り制御回路４２
３　、ＯＡステージ予／Ｍ確認回路４２４．ＯＴステー
ジ予測確認回路４２５、ＯＣステージ予測確認回路４２
６、ＥＸステージ予７ｆＩ１１６ｆｉ　Ｌ’１回路４２
７、命令アドレスリカバレジスフ４２８、アドレス生成
回路４３０．４３１，４３２゜比較回路４３３、レジス
タ４３４，４３５　、フリツプフロツプ４３６，４３７
，４３８，４３９，４４０．４４１から構成されている
。

なお、命令先取り制御回路４２３が命令先取り制御手段
を構成し、ＯＣステージ予測確認回路４２６が第２の点
検手段＊２を構成し、分岐ヒストリテーブル４１０が分
岐ヒストリテーブル手段及び第１の点検手段＊１を構成
する。

命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路４０８が主記憶装置の
命令部の一部の写しである命令キャッシュメモリ、前記
オペランド記憶回路が主記憶装置のオペランド部の一部
の写しであるオペランドキャノシェメモリとして構成し
ても良い。

本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１　とオペランドアドレス生成回路４０４．命令ア
ドレス変換回路４０２とオペランドアドレス変換回路４
０５．命令解読回路４０８とオペランド続出し回路４０
６内の記ｊ１７回路が共用されたコンピュータシステム
においても適用され得る。

第１図において、分岐ヒストリテーブル（ＢＨＴ）　４
１０は分岐命令のアドレスを指定する情報と該分岐命令
の実行の予測としての分岐成否フラグ（Ｖ）と分岐先ア
ドレスとを第３図に示すように対にして記憶している。

命令記憶回路４０８に対する命令アドレスレジスタ（Ｉ
ＡＲ）４１１は、命令読出しのリクエストアドレスを保
持して命令の読出し動作を実行する。

さらに命令アドレスレジスタ（ＩＡＲ）４１１は分岐ヒ
ストリテーブル（ＢＨＴ）４１０および命令アドレス加
算回路４１２に信号線１０１を介して接続されている。

レジスタ４１１の内容は分岐ヒストリテーブル（ＢＨＴ
）４１０を索引し、読出されるべき命令のアドレスがそ
れに登録されているか否かを示す信号を信号線１０６に
出力する。登録されていれば対応する分岐先アドレスが
信号線１０５に読出される。登録されていなければ命令
アドレス加算回路４１２により後続の命令語の命令先取
りのためのアドレスが生成される。

命令アドレス加算回路４１２は１回のリクエストで読出
される命令語を８Ｂｙｔｅと仮定したとき単に“ｒＡＲ
＋８”を出力１０７に生成する回路である。命令バッフ
ァ４０９は、命令記憶回路４０８から読出された８Ｂｙ
ｔｅの先取り命令語を蓄積し命令処理部への命令の供給
における待ち行列（Ｑｕｅｕｅ）を形成する。命令整列
回路４１４は、命令バッファ４０９が空のとき信号線１
０２を介して命令記憶回路４０８から読み出される。８
Ｂｙｔｅの命令語に対応して、また命令バンファ４０９
が空でないとき信号線１０３を介して前記命令バッファ
に貯えられる８Ｂｙｔｅの命令語に対応してそれぞれ命
令を抽出して信号ｖＡ１０４を介して命令解読回路４０
３に命令を供給する回路である。

命令解読回路４０３は信号線１０４を介して命令語が与
えられると、その命令語長を信号線１１２を介して分岐
情報レジスタ４１７へ報告するとともに、その命令が分
岐命令（無条件分岐命令９条件分岐命令など分岐動作を
行ない得る命令）であるか否かを信号線１１３を介して
ＯＡステージ予測確認回路４２４へ報告し、さらに、そ
の命令が無条件分岐命令であるか否かと、計数分岐命令
（Ｂｒａｎｃｈ　ｏｎｃｏｕｎ　を命令：以陣ＢＣＴ命
令と呼ぶ）であるか否かを信号線１１４を介してレジス
タ４３５ヘセノトする機能を有する。

分岐情報バッファ４１３は、命令バッファ４０９に格納
される命令語に対して用意されておりその命令語中に分
岐成功と予測された分岐命令が存在すれば、第７図に示
す該分岐命令の分岐情報を格納する回路であり、分岐命
令のアドレスは信号線１０１を介して、また分岐情報と
しての分岐先アドレスおよびｖビットは分岐ヒストリテ
ーブル（ＢＨＴ）４１０から信号線１０５を介してそれ
ぞれセットされ、分岐成功と予測さた分岐命令が存在し
なければ、■ビットは０に、命令アドレスは信号線ｌｏ
ｔを介してそれぞれセットされる。

分岐情報切換回路４１５は、命令バッファ４０９が空の
とき信号）５１０１および１０５を介して与えられる前
記分岐ＩＩ！ｔｔＩ１３を、そうでないときは分岐情報
バッファ４１３を介して与えられる前記分岐情報をそれ
ぞれ出力する。

レジスタ４１６　、４１７および４１８はそれぞれ分岐
命令の各処理ステージに対応し、第８図に示す分岐情報
を保持する。分岐情報レジスタ４１９　、４２０はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに置き換えて保持するレジスタ
である。

アドレス生成回路４３０，４３１，４３２は、それぞれ
分岐情報レジスタ４１７．４１８，４２０に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分岐Ｎ０ＧＯ側の命令の命令アドレスを生成す
る。

オペランドアドレス生成回路４０４は、命令の指定する
オペランドアドレスを生成するとともに、命令がＢＣＴ
命令である場合、そのＢＣＴ命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線１２０を介して比較回路４３３へ出力する機能を有す
る。

○Ａステージ予測確認回路４２４は、命令解読回路４０
３で解読した命令が分岐命令でないのに、対応する分岐
情報が分岐ヒストリテーブルから読出されたか否かを検
出する回路であり、信号線１１３を介して命令の解読結
果を、信号線１１５を介して分岐情報レジスタ４１６の
保持するＶビットをそれぞれ受取り、分岐命令でないの
に■ビットが１である時にはＯＡステージ予測失敗信号
を信号線１２１を介して命令先取り制御回路４２３とフ
リップフロップ４３６へ出力する。

比較回路４３３は、信号線１２０を介して与えられる計
数値と値“１”を比較し、計数値が１であれば計数値１
信号を信号線１２３を介してＯＴステージ予測確認回路
４２５へ出力する。

ＯＴステージ予測確認回路４２５は、ＯＡステージ予測
確認回路４２４の出力するＯＡステージ予測失敗信号を
保持するフリップフロップ４３６の出力。

命令が無条件分岐命令であるかＢＣＴ命令であるかを保
持するレジスタ４３５の出力、比較回路４３３の出力す
る計数（ＩＩＬ１信号、および分岐情報レジスタ４１８
の保持する■ビア）より、無条件分岐命令なのに対応す
る分岐情報のＶピントが０である時、およびＢＣＴ命令
で且つ計数値ｌ信号が出力されない即ち分岐を行なう時
なのに対応する分岐情報のＶビットが０である時には、
信号線１２９を介して命令先取り制御回路４２３へＯＴ
ステージ予測失敗信号を、信号線１３０を介してフリッ
プフロップ４３７へＯＴステージＢＨＴ更新指示信号を
、信号線１３１を介してフリップフロップ４３８と選択
回路４２１へＯＴステージＧｏ先取り指示信号をそれぞ
れ出力し、ＢＣＴ命令で且つ計数値ｌ信号が出力された
、即ち、分岐を行なわない時なのに対応する分岐情報の
■ビットが１である時には、信号線１２９と信号ｙＡ１
３０へそれぞれＯＴステージ予測失敗信号とＯＴステー
ジＢ　！−Ｉ　Ｔ更新指示信号を出力する。

選択回路・１２１　は、ＯＴステージ予測確認回路４２
５の出力するＯＴステージＧｏ先取り指示信号がｌであ
る時は命令アドレス変換回路４０２の出力する分岐先ア
ドレスを、０である時はアドレス生成回路４３１の出力
する分岐Ｎ０ＧＯ側のアドレスを選択する。

ＯＣステージ予測ｆ＋１認回路４２６は、ＯＴステージ
ＢＩＴ更新指示信号を保持するフリップフロップ４３７
の出力、ＯＴステージＧＯ先取り指示信号を保持するフ
リップフロップ４３８の出力、命令アドレス変換回路４
０２の出力する分岐先アドレス。

及び分岐情報レジスタ４１８の保持する予測された分岐
先アドレスとＶビットより、■ビットが１で分岐ＧＯと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にＯＴステージ以前で予測の失
敗が検出されていない時には、信号線１４０を介してＯ
Ｃステージ予測失敗信号を命令先取り制御回路４２３へ
、信号線１５６を介してフリップフロップ４３９へＯＣ
ステージＢＨＴ更新指示信号を、信号線１４１を介して
フリップフロップ４４０へ○ＣステージＧＯ先取り指示
信号をそれぞれ出力する。

ＥＸステージ予測確認回路４２７は、ＯＣステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３９の出
力１０ＣステージＧＯ先取り指示信号を保持するフリッ
プフロップ４４０の出力１分岐情報レジスタ４１９の保
持する■ビット及び命令実行回路４０７の出力する分岐
成否信号より、実際の分岐成否とＶビットが異なり、且
つ、ＯＣステージ以前の予測失敗の検出にともなう先取
りのやり直しが行なわれていない時には、信号線１４７
を介して命令先取り制御回路４２３へＥＸステージ予測
失敗信号を、また、信号線１４８を介して同じく命令先
取り制御回路４２３とフリップフロップ４４１へＥＸス
テージＢＩＴ更新指示信号を出力する。

選択回路４２２は分岐成否信号線１４９の状態に応答し
て該信号線の状態が分岐ＧＯを示すとき、信号線１５２
を介して与えられる分岐情報レジスタ４２０の保持する
分岐先アドレスを選択し、分岐Ｎ０ＧＯを示す時には信
号線１５３を介して与えられるアドレス生成回路４３２
の出力を選択し、その出力を信号ｍ１５５を介してレジ
スタ４３４と命令アドレスリカバレジスタ４２８へ供給
する。

レジスタ４３４は、分岐予測が失敗した時に、分岐ヒス
トリテーブル（ＢＨＴ）４１０を更新するためのもので
あり、命令アドレスリカバレジスタ４２８は命令アドレ
スレジスタ　（ＩＡＲ）４１１に分岐ヒストリテーブル
４１０の内容を更新するだめのライトアドレスがセット
された後に命令先取りのための新たなアドレスを供給す
るためのものである。

命令先取り制御回路４２３は、信号線１２１．１２９．
１４０゜１４７を介してそれぞれ与えられるＯＡ、ＯＴ
、ＯＣ，ＥＸ各ステージの予測失敗信号、及び信号線１
４８を介して与えられるＥＸステージＢＨＴ更新指示信
号に基づいて、命令アドレスレジスタ　（ＩＡＲ）４１
１の入力と、命令アドレスリカバレジスタ４２６の入力
とを制御する回路である。

第１６図を参照すると、第１図に示す本発明の実施例に
おける命令の処理は、次の８つの処理単位に分けられる
。

（ＩＩＩＡＩＣステージすべき命令アドレス（論理アド
レス）が生成される。

（２１［Ｔステージ：生成された命令アドレスのアドレ
ス変換が行なわれる。

＋３１１Ｃステージ：変換された命令の実アドレスで記
憶装置から命令が続出さ れる。

＋４１１Ｄステージ：続出された命令が解読される。

＋５１０Ａステージ：解読された命令のオペランドアド
レス（論理アドレス）が 生成される。

（６１０７ステージ：生成されたオペランドアドレスの
アドレス変換が行なわれ る。

＋７１０Ｃステージ：変換されたオペランドの実アドレ
スで記憶装置からオペラ ンドが読出される。

＋８１ＥＸステージ−命令が実行される。

上述のＩＴステージ及びＯＴステージのアドレス変換に
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は高速に実行し得る。

また、上述のＩＣステージおよびＯＣステージの命令お
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキヤ・７シユメモリを設は必
要な命令およびオペランドが該キャッシュメモリに存在
すればＩＣステージおよびＯＣステージの処理は高速に
行ない得る。

上述のＩＴ、ＯＴおよびＩＣ，ＱＣの各ステージの高速
処理が可能なとき、複数の命令の処理の流れを無駄なく
実行する８段のパイプライン制御が可能である。

次に分岐ヒストリテーブル（Ｂ　ＨＴ）　４１０　、　
ＯＡ、ＯＴ、ＱＣ，ＥＸ各ステージの予；則確認回路４
２４．４２５，４２６，４２７および命令先取り制御回
路４２３のブロック図とタイムチャートを参照しながら
本実施例の動作を詳細に説明する。

第２図を参照すると分岐ヒストリテーブル（ＢＨＴ）４
１０は、ディレクトリ記ｔα部５０１、データ記憶部５
０２、テスト回路５０３，５０４，５０５，５０６　、
プライオリティ回路５０７、レベル選択回ＰＩ３０８、
およびオア回路５０９を備えている。記憶部５０１およ
び５０２は、１回のリクエストに対して命令記憶回路４
０８から読出される命令語の単位をブロックの単位とし
、セット数ｍ、レベル数ｎの記憶部である。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され、記憶部５０２には分岐先アドレスの実アド
レスが格納されている。前記Ｖビットは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を有する。

この分岐ヒストリテーブル（ＢＩＴ）４１０への索引は
以下のようなセットアソシアティブ法によって行なわれ
る。

第２図に示されるテスト回路５０３，５０４，５０５及
び５０６はテーブル４１０の各レベルに対応して命令ア
ドレスレジスタ（ＩＡＲ）４１１に保持されるリクエス
トアドレスが各レベルのＢＩＴ−ＡＡｉ　　（ｉはレベ
ルに対応するサフィクスを示す）に登録されているか否
かを示す信号を信号ａｌ１３０．１１３１゜１１３２、
１１３３に出力する。第４図を参照すると、テスト回路
５０３，５０４，５０５および５０６のそれぞれは、−
数回路７０１および大小比較回路７０２から構成されて
いる。

前記−数回路７０１では、命令アドレスレジスタ（ＩＡ
Ｒ）４１１に保持されるリクエストアドレスの一部ＪＡ
Ｒ（：　４−１７）をセットアドレスとして読出された
記憶部５０１の各レベルの内容と前記レジスタ４１１の
内容ＪＡＲ（：４−１７）とが比較され、等しいアドレ
スが存在するか否かを検出する。−数回路７０１の出力
により命令アドレスレジスタ（ＩＡＲ）４１１に保持さ
れるリクエストアドレスで読出されるべき命令語の８Ｂ
ｙｔｅブロツク中にすでに分岐ヒストリテーブル（ＢＨ
Ｔ）４１０に登録された分岐命令が存在するか否かが判
明する。しかしリクエストアドレスとそれが読出すべき
分岐命令との対応をとるには上記一致検出のみでは不十
分である。第５図を参照すると、１回のリクエストで続
出される８Ｂｙｔｅの命令語のブロック中に２Ｂｙｔｅ
命令ＢＣＯ，Ａ、ＢＣＩ。

ＢＯ２の４個の命令が存在する。命令ＢＣＯ，ＢＣｌ、
ＢＯ２が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部（ＢＨＴ−ＡＡ）５０１に登録される。このとき他の
分岐命令から命令Ａに分岐して命令Ａのアドレス＜Ａ＞
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ（ＪＡＲ）４１１に保
持されるときには、分岐ヒストリテーブル（ＢＨＴ）４
１０から読出されるべき分岐命令の情報は命令の実行の
経路から分岐命令ＢＣＩの情報でなければならない。

従って前記レジスタ（ＦＡＲ）４１１に保持されるリク
エストアドレスと前記紀ｔα部（Ｂ　Ｉ　Ｔ　−ＡＡ　
ｉ　）　５０１に保持される分岐命令のアドレスとの関
係が上記の一敗条件とともに次式の関係が成立するとき
、対応するレベルのＢＨＴ−ＨＩＴｉ信号が生成される
。なお、この信号は線１３０〜１３３を介してオア回路
５０９に与えられ、該Ｂ　ＨＴ　　ＨＩＴｉ信号のオア
信号が線１０６を介して出力され分岐予測信号（ＢＨＴ
−ＨＩＴ信号）となる。

ＢＩＴ　−ＨＩＴｉ　＝　（ＩＡＲ（：４　１７）　＝
　ＢＩＩＴ−ＡＡｉ（：４−１７）　） ｎ　（ＦＡＲ（：２９，３０）　≦ＢＩＴ−ＡＡｉ（：
２９．３０）　） ｎ　Ｂ）ＩＴ−ＡＡｉ（Ｖ） 再び第４図を参照すると、前記大小比較回路７０２は、
この条件を実現する回路である。

さらに前記信号ＢＨＴ−ＨＩＴｉの条件が２個以上のレ
ベルにおいて成立したとき記憶部５０１の対応するレベ
ル（ＢＨＴ−ＡＡ　ｉ）に保持される分岐命令のアドレ
スの８Ｂｙｔｅブロツク内アドレスＢＨＴ−ＡＡ　ｉ　
　（：２９．３０）の値の最も小さいレベルが選択され
る必要がある。再び第５図を参照すると、命令ＢＣＩお
よびＢＯ２の分岐命令関係情報が格納される分岐ヒスト
リテーブル４１０のレベルで前記信号ＢＨＴ−Ｈ［Ｔｉ
条件が共に成立する。このとき命令の実行の経路から命
令ＢＣ１に対するレベルが選択される必要がある。

前記プライオリティ回路５０７は、前記信号ＢＨＴ−Ｈ
ＩＴｉの２個以上の成立に対するものであり、この出力
により記憶部ＢＨＴ−ＤＡ５０２のセットアドレスＩ　
Ａ　Ｒ（：　１８−２８）で示されるエントリの分岐先
アドレスがレベル選択回路５０８を介して読出される。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路６０１〜６０４およびオア回路６０５〜６０
８から構成されている。アンド回路６０１〜６０４はＱ
＋１個並列に配置されている。前記第２図におけるレベ
ル選択回路５０８のｎ個のレベルの選択信号は第６図に
おける信号ｖ、、ｖ、、ｖ、、ｖ。

により以下のように与えられる。

Ｖ、ノとき　　　　　　　　ＶｏＬ＋＋、　Ｖ（ＩＬＩ
、−、ＶａＬ。

Ｖｏ−Ｖ、のとき　　　　　　ＶｒＬｏ、　Ｖ＋Ｌ＋、
　・”、νｌＬ＋＋ｖ、　−ｖ、　−ｖ、ｃｖとき　　
　　ＶｚＬ、ｏ、　ＶｚＬ＋、−、ＶｔＬｌＩＶｏ　’
　Ｖｒ　・Ｖ２　’　Ｖ、（７）とき　ＶｘＬｏ、　Ｖ
３Ｌ、、−、Ｖ３Ｌ。

以上のようにして第２図におけるレベル選択回路５０８
から読出された分岐情報は第１図の命令記憶回路４０８
から読出される命令と対応づけることが可能である。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＩＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
，分岐命令ＢＣＯ，Ｂｌ、ＢＣ１、Ｂ２．Ｂ３．ＢＣ２
，Ｃ１，Ｃ２・・・と予測された場合である。なお、＜
Ａ＞は人命令のアドレスを、ＢＣｊは分岐命令をそれぞ
れ示す。

第１０図を参照すると、第９図に示した分岐ヒストリテ
ーブル（Ｂ　Ｉ　Ｔ）　４１０による命令先取り動作は
次のようにされる。リクエストアドレスの命令アドレス
レジスタ４１１のセットに応答して命令記憶回路４０８
から命令語が読出され、これと同時にテーブル（ＢＨＴ
）４１０が索引される。信号線１０６を介してＢＨＴ−
ＨＩＴ信号が出力されると記憶部ＢＨＴ−ＤＡ５ｆ）２
の分岐先アドレス〈Ｂ１〉がアドレスレジスタ４１１に
セットされ、次の命令先取りが行なわれる。前記信号線
１０６を介してＢＨＴ−ＨＩＴ信号が出力されないとき
には命令アドレス加算回路４１２に命令への８バイト境
界アドレス（人）が与えられ、「８」加算されたアドレ
スが出力され、次の命令先取りが逐次行なわれる。

以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブル（ＢＨＴ）４１０の内容に
よる予測に従って順次読出され、命令バッファ４０９に
は予測された命令の実行順に格納することが可能である
。

このときたとえ信号ＢＨＴ−ＨＩＴが出力されても分岐
予測方向と反対側の命令先取り動作を一部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
。

以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６　　（ＱＲＯ）にセットさ
れる。

以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次第２．第３．第４．第５の分岐情報レジスタ　（Ｑ
Ｒ１）　４１７．　（ＱＲ２）　４１８．　（ＱＲ３）
４１９、　（ＱＲ４）　４２０へと転送される。そして
ＯＡ。

ＯＴ、　　○Ｃ，ＥＸ各ステージの予測確認回路４２４
゜４２５．４２６，４２７によって該分岐命令の実際の
実行処理結果と対応する前記分岐情報とが各ステージ毎
にチェックされる。

第１１図を参照すると、前記ＯＡステージ予測確認回路
４２４は、フリップフロップ１１０１．１１０２．ノッ
ト回路１１０３．およびアンド回路１１０４から構成さ
れている。フリップフロップ１１０１．１１０２にはそ
れぞれ信号線１１３を介して命令解読回路４０３の出力
する分岐命令を示す信号と、信号線１１５を介して分岐
情報レジスタ（ＱＲＯ）４１６の保持するＶビットとが
セントされる。ノット回路１１０３とアンド回路１１０
４とによって、フリ、ブフロノプｌ】０１の出力が“０
”で且つフリップフロップ１１０２の出力が“ｌ゛であ
る時、即ち命令を解読した結果、分岐命令ではない命令
なのに対応する分岐情報が存在し、その分岐情報に従っ
て命令先取りが行なわれた時には、信号線１２１にＯＡ
ステージ予測失敗信号を出力する。

第１２図を参照すると、前記ＯＴステージ予測確認回路
４２５は、フリップフロップ１２０１．１２０２．１２
０３゜１２０４と真偽回路１２０６．１２０７と、アン
ド回路１２０Ｂ。

１２０９．１２１０．およびオア回路１２１１．１２１
２．１２１３とから構成されている。フリップフロップ
１２０１．１２０２には、レジスタ４３５の保持する無
条件ブランチ命令を示すビットと、ＢＣＴ命令を示すビ
ットが信号線１２２を介してそれぞれセットされ、フリ
ップフロップ１２０３には信号線１２３を介して比較回
路４３３の出力する計数値ｌ信号がセントされ、フリッ
プフロップ１２０４には分岐情報レジスタ（ＱＲＩ）の
保持するＶビットが信号線１２６を介してセットされ、
オア回路１２１３には信号線１４４を介してＯＡステー
ジ予測４１　ＬＷ回路４２４が出力し且つフリップフロ
ップ４３６に保持されたＯＡステージ予測失敗信号の出
力が与えられる。真偽回路１２０６．１２０？、アンド
回路１２０８．１２０９．１２１０によってフリップフ
ロップ１２０１．１２０４の出力がそれぞれ“ｌ”、“
０”すなわち無条件ブランチ命令であるのに対応する分
岐情報が存在しなくて分岐Ｇｏ側への命令先取りが行な
われなかったときには、アンド回路１２０８の出力が“
１′になり、フリップフロップ１２０２．１２０３゜１
２０４の出力がそれぞれ′ｌ”、“０”、“０″である
時すなわちＢＣＴ命令であってそのＢＣＴ命令で指定さ
れた汎用レジスタの保持する計数値が“１”ではなくて
分岐を行なうＢＣＴ命令であるのに対応する分岐命令が
存在しな（て分岐Ｇｏ側への先取り動作が行なわれなか
った時にはアンド回路１２０９の出力が１″になり、フ
リップフロップ１２０２．１２０３．１２０４の出力が
全て１”の時すな−わちＢＣＴ命令であってそのＢＣＴ
命令で指定された汎用レジスタの保持する計数値が“１
”であって、分岐を行なわないＢＣＴ命令であるのに対
応する分岐情報が存在して分岐ＧＯ側へ命令先取り動作
が行なわれた時にはアンド回路１２１０の出力が１″′
になる。更に、オア回路１２１１．１２１２．１２１３
によって無条件分岐命令あるいは分岐を行なうＢＣＴ命
令なのに分岐Ｇｏ側への命令先取りが行なわれなかった
時には、ＯＴステージＧｏ先取り指示信号が信号線１３
１に、ＯＴステージ予測失敗信号が信号線１２９に、Ｏ
ＴステージＢＨＴ更新指示信号が信号線１３０にそれぞ
れ出力される。又、分岐を行なわないＢＣＴ命令なのに
分岐ＧＯ側への命令先取りが行なわれた時には、ＯＴス
テージ予測失敗信号とＯＴステージＢＨＴ更新指示信号
とが出力される。なお、ＯＴステージＢＩＴ更新指示信
号は、ＯＡステージで予測の失敗が検出され、０’Ａス
テ一ジ予測確認回路４２４より、ＯＡステージ予測失敗
信号がフリップフロップ４３６にセントされ、その出力
が信号線１４４を介して与えられた時にも出力される。

第１３図を参照すると前記ＯＣステージ予測確認回路４
２６は、レジスタ１３０１．１３０２．フリップフロッ
プ１３０３．不一致を検出する比較回路１３０６．真偽
回路１３０？、アンド回路１３０８およびオア回路１３
０９．１３１０より構成されている。レジスタ１３０１
には、命令アドレス変換回路４０２より信号線１３３を
介して与えられる分岐命令の命令語より実際に求められ
た分岐先アドレスがセットされ、同じくレジスタ１３０
２には、分岐情報レジスタ　（ＱＲ２）　４１８より信
号線１３７を介して与えられる予測された分岐先アドレ
スがセットされる。フリップフロップ１３０３には同じ
く分岐情報レジスタ（ＱＲ２）　４１８の保持するＶビ
ットがセントされ、真偽回路１３０７とオア回路１３１
０には、ＯＴステージ予測確認回路４２５が出力したＯ
ＴステージＢＨＴ更新指示信号と、ＯＴステージＧＯ先
取り指示信号を受けたフリップフロップ４３７，４３８
の出力が、それぞれ信号線１５７と１５８を介して与え
られる。比較回路１３０６と真偽回路１３０７およびア
ンド回路１３０８によって、比較回路１３０６、　フリ
ップフロップ１３０３の出力、信号線１５７がそれぞれ
“ｌ”、′ｌ”、“０”、即ち、分岐ヒストリテーブル
に対応する分岐情報が存在し、その分岐情報に従って後
続の命令先取りが行なわれたその命令について、ＯＡ、
　○Ｔステージの予測も１認回路で予測の失敗が検出さ
れていなくて、なお且つ、予測された分岐先アドレスが
実際の分岐先アドレスと異なっていた時には、アンド回
路１３０日の出力が“１”になりＯＣステージ予測失敗
信号が信号線１４０に出力される。同時にオア回路１３
０９、１３１０によってＯＣステージＢＩＴ更新指示信
号とＯＣステージＧＯ先取り指示信号がそれぞれ信号＆
？１１５６と１４１上に出力される。又、ＯＣステージ
ＢＩＴ更新指示信号とＯＣステージＧＯ更新指示信号は
、それぞれＯＴステージ予測確認回路４２５より出力さ
れるＯＴステージＢＩＴ更新指示信号とＯＴステージＧ
Ｏ先取り指示信号とを受けたフリップフロップ４３７，
４３８の出力が“１”となった時にも出力される。

第１４図を参照すると、前記ＥＸステージ予測確認回路
４２７は、フリップフロツブ１４０１．真偽回路１４０
２、１４０３．１４０４．論理積の否定を求めるナンド
回路１４０５．１４０６．アンド回路１４０７．１４０
８．及びオア回路１４０９から構成されている。真偽回
路１４０２には、信号線１４９を介して命令実行回路４
０７の出力する分岐成否信号が与えられ、フリップフロ
ップ１４０１には、分岐情報レジスタ　（ＱＲ３）４１
９の保持する■ビットがセットされ、ナンド回路１４０
５．１４０６およびオア回路１４０９につながる信号線
１５９には、ＯＣステージＢＨＴ更新指示信号を受けた
フリップフロップ４３９の出力が与えられ、真偽回路１
４０４には、ＯＣステージＧｏ先取り指示信号を受けた
フリップフロップ４４０の出力が信号線１６０を介して
与えられる。前記の真偽回路１４０２．１４０３．１４
０４．ナンド回路１４０５．１４０６．アンド回路１４
０７．１４０８によって、信号＆’１１４９の分岐成否
信号、フリップフロップ１４０１の出力、信号線１５９
．信号線１６０がそれぞれ１”、“Ｏ”、”１”、“１
″、即ち、予測に従って後続の命令の先取りを分岐Ｎ０
ＧＯ側へ行なったその命令は、実際には分岐ＧＯであり
、分岐成否信号が出力され、更にＯＣステージまでにそ
の命令についての予測の失敗が検出されておらず或いは
検出されていてもＧＯ側への先取り指示が出力されてい
ないときのみ、アンド回路１４０７の出力が“１”にな
り、同様に信号線１４９．フリップフロップ１４０１の
出力、信号線１５９．１６０がそれぞれ“０“、“Ｉ”
、“１”、“Ｏ“、すなわち、分岐ＧＯと予測され、分
岐Ｇｏ側へ後続の命令先取りを行なった命令が実際には
分岐Ｎ０ＧＯであり、分岐成否信号が出力されなくて且
つｏＣステージまでにその命令についての予測の失敗が
検出されていないか或いは検出されていても同、時にＧ
ｏ側への先取り指示が出ている場合のみ、アンド回路１
４０８の出力が“１′になる。更にオア回路１４ｏ９に
よって、ＯＣステージまでに予測の失敗が検出されてい
るか或いは分岐ＧＯと予測された命令が実際には分岐Ｎ
０ＧＯであり且つＯＣステージまでに分岐Ｎ０ＧＯ側へ
の先取り指示が出力されていない時、および分岐Ｎ０Ｇ
Ｏと予測された命令が実際には分岐ＧＯであり且つＯＣ
ステージまでに分岐ＧＯ側への先取り指示が出力されて
いない時に、ＥＸステージＢＨＴ更新指示信号が信号線
１４８に出力される。

第１５図を参照すると、前記命令先取り制御回路４２３
は、フリップフロップ１５０１．真偽回路１５０２゜１
５０３．１５０４，１５０５，１５０６，１５０７．７
７ド回路１５０８．１５０９゜１５１０、１５１１．１
５１２．１５１３．１５１４．１５１５．１５１６．１
５１７．１５１８とから構成されている。この命令先取
り制御回路４２３は、ＯＡ、ＯＴ、ＱＣ，ＥＸの各ステ
ージの予測確認回路より出力される予測失敗信号と、Ｅ
Ｘステージ予測確認回路４２７の出力するＥＸステージ
ＢＨＴ更新指示信号、並びに分岐ヒストリテーブル４１
０の出力するＢＨＴ−Ｈ，ＩＴ信号に基づいて、命令ア
ドレスレジスフ４１１の前段にあるセレクタおよび命令
アドレスリカバレジスタ４２８の前段にあるセレクタの
選択指示信号を出力する。

命令先取り制御回路４２３の入力信号が全て“０“の時
には、命令アドレスレジスタ４１１の入力セレクタは信
号線１０７上の命令アドレス加算回路４１２の出力する
＋８された命令アドレスを選択するよう制御され、次の
マシンサイクルには、命令アドレスレジスタ４１１には
選択された命令アドレス＋８がセントされる。信号線１
４８．１４７を介してＥＸステージ予測確認回路４２７
よりＥＸステージＢＨＴ更新指示信号とＥＸステージ予
測失敗信号とが与えられると、命令アドレスリカバレジ
スタ４２８には命令実行回路４０７の出力する分岐成否
信号によって制御される選択回路４２２の出力、即ち実
際の分岐判定を行なった結果分岐Ｇｏであれば分岐情報
レジスタ（ＱＲ４）の保持する実際に命令語の指示によ
り求められた分岐先アドレスが、又、命令実行回路４０
７の分岐判定の結果分岐ＮＯＧＯであれば、アドレス生
成回路４３３の出力する分岐Ｎ０ＧＯ側のアドレスが、
いずれの場合も信号線１５５を介してセントされ、同時
に命令アドレスレジスタ４１１には分岐情報レジスタ　
（ＱＲ４）の保持する分岐命令自身のアドレスが信号線
１５１を介してセットされる。更にその１マシンサイク
ル後には、命令先取り制御回路４２３は、入力信号が全
て“０″であれば、ＥＸステージＢＨＴ更新指示信号を
１マシンサイクル保持するフリップフロップ１５０１の
出力によって、命令アドレスレジスタ４１１には、ｌマ
シンサイクル前に命令アドレスリカバレジスタ４２８に
セットされた実際の分岐判定結果による次に実行すべき
命令のアドレスが信号線１６２を介してセントされるよ
う制御する。

信号線１４７のＥＸステージ予測失敗信号が“０”の時
、信号線１４０を介して○Ｃステージ予測確認回路４２
６よりＯＣステージ予測失敗信号が与えられると、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
に、分岐情報レジスタ（ＱＲ３）４１９の保持するＯＣ
ステージにある命令の命令語より求めた分岐ＧＯ側のア
ドレスを信号線１４３を介してセットするよう制御する
。この時、同時にＥＸステージＢＨＴ更新指示信号も与
えられれば、分岐情報レジスタ　（ＱＲ３）４１９の保
持するＯＣステージにある命令の分岐先アドレスは命令
アドレスリカバレジスタ４２８にセットされ、かわりに
命令アドレスレジスタ４１１には分岐情報レジスタ（Ｑ
Ｒ４）４２０の保持するＥＸステージにある命令の命令
アドレスがセットされ、そのｌマシンサイクル後には、
命令先取り制御回路４２３の全ての入力が０”であれば
命令アドレスリカバレジスタ４２８に１マシンサイクル
前にセットされた、１マシンサイクル前にはＯＣステー
ジにあった命令の実際の分岐Ｇｏ側のアドレスが命令ア
ドレスレジスタ４１１にセットされるよう制御する。

信号線１４７．１４０のＥＸ、ＱＣ両ステージの予測失
敗信号がともに“０”の時、信号線１２９を介してＯＴ
ステージ予測確認回路４２５よりＯＴステージ予測失敗
信号が与えられると、命令先取り制御回路４２３は、選
択回路４２１の出力すなわちＯＴステージにある命令が
無条件分岐命令か、実際には分岐を行なうＢＣＴ命令で
あって対応する分岐情報が分岐ヒストリテーブルに存在
しなくて分岐Ｎ０ＧＯ側に先取りが行なわれた時には、
命令アドレス変換回路４０２の出力する分岐ＧＯ側のア
ドレスが２．又実際には分岐を行なわないＢＣＴ命令で
あって対応する分岐情報が分岐ヒストリテーブルより続
出されて分岐ＧＯ側へ後続の命令先取りが行なわれた時
にはアドレス生成回路４３１の出力する分岐Ｎ０ＧＯ側
のアドレスが、いずれもＯＴステージ予測確認回路４２
５が信号線１３１を介して出力するＯＴステージＧｏ先
取り指示信号の制御によって選択回路４２１で選択され
たその結果を信号線１３９を介して命令アドレスレジス
タ４１１にセットするよう制御する。この時、同時にＥ
ＸステージＢＨＴ更新指示信号も与えられれば、選択回
路４２１の出力は、命令アドレスリカバレジスタ４２８
にセットされ、かわりに命令アドレスレジスタ４１１に
は分岐情報レジスタ（ＱＲ４）４２０の保持するＥＸス
テージにある命令の命令アドレスが信号線１５１を介し
てセットされ、その１マシンサイクル後には、命令先取
り制御回路４２３の全ての入力が“Ｏ”であれば、命令
アドレスリカバレジスタ４２８に１マシンサイクル前に
セットされた、１マシンサイクル前にはＯＴステージに
あった無条件分岐命令かＢＣＴ命令の後続の命令の先取
りやり直しのためのアドレスが信号線１６２を介して命
令アドレスレジスタ４１１にセットされるよう制御する
。

信号線１４７．１４０．１２９のＥＸ、○Ｃ，ＯＴの各
ステージの予測失敗信号が“０”の時、信号線１２１を
介してＯＡステージ予測確認回路４２４よりＯＡステー
ジ予測失敗信号が与えられると、命令先取り制御回路４
２３は、アドレス生成回路４３０が出力するＯＡステー
ジにある命令の分岐Ｎ０ＧＯ側の命令アドレスを信号線
１２８を介して命令アドレスレジスタ４１１にセットす
るよう制御する。この時同時に、ＥＸステージＢＨＴ更
新指示信号が与えられれば、アドレス生成回路４３０の
出力は命令アドレスリカバレジスタ４２８にセットされ
、命令アドレスレジスタ４１１には、かわりに分岐情報
レジスタ　（ＱＲ４）４２０の保持するＥＸステージに
ある命令の命令アドレスが信号線１５１を介してセット
され、その１マシンサイクル後には、命令先取り制御回
路４２３の全ての入力が“０”であれば、ｌマシンサイ
クル前に命令アドレスリカバレジスタにセットされたア
ドレスが信号線１６２を介して命令アドレスレジスフ４
１１にセットされるよう制御する。

信号線１４７．１４０．１２９．１２１のＥＸ、ＱＣ，
ＯＴ。

ＯＡの各ステージの予測失敗信号が全て“Ｏ”の時、信
号線１０６を介して分岐ヒストリテーブル４１０よりＢ
ＨＴ−ＨＩＴ信号が与えられると、命令先取り制御回路
４２３は、分岐ヒストリテーブル４１０の出力するＩＣ
ステージにある命令の予測された分岐アドレスを信号線
１０５を介して命令アドレスレジスタ４１１にセットす
るよう制御する。この時、同時にＥＸステージＢＨＴ更
新指示信号も与えられると、信号線１０５の分岐ヒスト
リテーブル４１０より読出された分岐先アドレスは、命
令アドレスリカバレジスタ４２８にセットされ、命令ア
ドレスレジスタ４１１には、かわりにＥＸステージにあ
る命令の命令アドレスが分岐情報レジスタ　（ＱＲ４）
４２０より信号線１５１を介してセ・ノドされ、そのｌ
マシンサイクル後には、命令先取り制御回路４２３の全
ての入力が“Ｏ”であればｌマシンサイクル前にセット
された命令アドレスリカバレジスタ４２８の内容が命令
アドレスレジスタ４１１にセットされるよう制御する。

信号線１４７，１４０，１２９．１２１　（７）ＥＸ、
　ＱＣ，ＯＴ。

ＯＡ各ステージの予測失敗信号および信号線１０６のＢ
ＨＴ−ＨＩＴ信号が全て“０”の時に信号線１４８を介
してＥＸステージ予測確認回路４２７よりＥＸステージ
ＢＨＴ更新指示信号が与えられると、命令先取り制御回
路４２３は、命令アドレスリカバレジスタ４２８に信号
線１０７を介して命令アドレス加算回路４１２の出力を
セントし、命令アドレスレジスタ４１１にはＥＸステー
ジにある命令の命令アドレスを分岐情報レジスタ（ＱＲ
４）４２０より信号線１５１を介してセントし、その１
マシンサイクル後には、命令先取り制御回路４２３の全
ての入力が０”であれば、ｌマシンサイクル前に命令ア
ドレスリカバレジスタ４２８にセットされたアドレスを
命令アドレスレジスタ４１１にセットするよう制御する
。

次に第１図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。

第１７図は、分岐命令ではない命令Ａ１のアドレスを分
岐命令のアドレスとして指定する誤った分岐情報が分岐
ヒストリテーブル４１０に存在し、命令先取り制御回路
４２３が誤った分岐情報に従って命令Ａ１の後続の命令
として命令Ｃ１を取出して実行している動作を示すタイ
ムチャートである。

第１図および第１７図を参照すると、マシンサイクル０
の時刻において、分岐命令ではない命令Ａｌのアドレス
くＡ１〉が命令アドレスレジスタ４１１にセットされ、
命令ＡｌのＩｃステージが実行される。アドレス＜Ａｔ
＞は信号＆ｉ！　１０１を介して命令記憶回路４０８へ
与えられ命令語の取出しが行なわれるとともに、分岐ヒ
ストリテーブル４１０にも与えられ、アドレス＜ＡＩ＞
を分岐命令のアドレスとして指定する分岐情報の取出し
が行なわれる。

その結果、誤った分岐情報が取出され、ＢＨＴ−ＨＩＴ
信号が信号線１０６上に出力される。このため、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに分岐情報より得られた分岐先アドレス〈
Ｃ１〉が出力されている信号線１０５を選択するよう指
示する。

次のマシンサイクル１の時刻においては、誤った分岐情
報による分岐先アドレスくＣ１〉が命令アドレスレジス
タ４１１にセットされて、命令ＣＩのＩＣステージが実
行されるとともに、命令ＡＩのＩＤステージが実行され
る。命令解読回路４０３は、命令Ａ１が分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号１１３には“０”を出力して命令ＡＩが分岐命令で
ないことをＯＡＸステージ予測確認回路４２４通知する
とともに、命令ＡＩの命令語長を分岐１ｎ報レジスタ（
ＱＲｌ　）　４１７への信号線１１２に出力する。同時
に、分岐情報レジスタ（ＱＲＯ）４１６に保持された命
令ＡＩのアドレスくＡ１〉とＶビット、分岐先アドレス
〈Ｃ１〉のうちＶビットが信号線１１５に出力される。

マシンサイクル２の時刻においては、命令Ｃ１のＩＤス
テージと命令ＣＩの後続の命令Ｃ２のＩＣステージが実
行されると共に、命令Ａ１のＯＡＸステージ実行される
。同時にＯＡＸステージ予測確認回路４２４、前のマシ
ンサイクルで信号線１１３および１１５を介して与えら
れた情報より、今ＯＡステージにある命令Ａ１が分岐命
令でないにもかかわらず分岐情報が存在し、分岐Ｇｏ側
へ後続の命令の先取りを行なったことを示すＯＡステー
ジ予測失敗信号を信号線１２１へ出力する。同時にアド
レス生成回路４３０は、分岐情報レジスタ（ＱＲ２）４
１８の保持する命令ＡＩのアドレス＜ＡＩ＞と命令Ａ１
の命令語長を加算し、命令Ａ１のＮ。

ＧＯ側の後続の命令のアドレスくＡ２〉を生成し、信号
線１２８上に出力する。命令先取り制御回路４２３は、
ＯＡＸステージ予測確認回路４２４出力する信号線１２
１のＯＡステージ予測失敗信号により、命令アドレスレ
ジスタ４１１の入力セレクタに、信号線１２８上のＯＡ
Ｘステージらの命令Ａｔの分岐Ｎ０ＧＯ側のアドレスく
Ａ２〉を選択するよう指示する。又、ＯＡステージ予測
失敗信号が出力されたことにより、ＯＡＸステージり前
のステージにある予測側に後続する命令ＣＩ、Ｃ２の動
作はすべてキャンセルされる。

マシンサイクル３においては、命令ＡｌのＯＴステージ
が実行され、同時に命令アドレスレジスタ４１１には命
令Ａ１の後続の命令のアドレス〈Ａ２〉がセントされ、
命令Ａ２のＩＣステージも実行される。フリップフロッ
プ４３６は、前のマシンサイクルで出力されたＯＡステ
ージ予測失敗信号を受けてｌ”にセットされ、今ＯＴス
テージにある命令Ａ１の分岐情報が誤っており、正しく
更新しなければならないことを示す。

次のマシンサイクル４において、命令Ａ１は○Ｃステー
ジを実行し、命令Ａ２のＩＤステージ。

命令Ａ２の後続の命令Ａ３のＩＣステージが実行される
。フリップフロップ４３７には、フリップフロップ４３
６を受けて“１″がセットされ、フリップフロップ４３
８は“θ′を保持し、合わせて現在ＯＣステージにある
命令Ａ１の分岐情報が誤っており、正しく更新する必要
のあることを並びに命令Ａ１についての予測に従った後
続の命令先取りはキャンセルされて既にＮ０ＧＯ側への
命令先取り動作の実行が改めて行なわれたことを示す。

マシンサイクル５においては、命令ＡＩのＥＸステージ
が実行される。命令実行回路４０７は命令Ａ１が分岐命
令ではないことから信号線１４９の分岐成否信号に分岐
Ｎ０ＧＯを示す“０”を出力する。このため、選択回路
４２２は、分岐情報レジスタ（ＱＲ４）の保持する命令
ＡＩのアドレス〈Ａ１〉と命令Ａ１の命令語長をアドレ
ス生成回路４３２で加算した結果得られるアドレスくＡ
２〉を選択し信号線１５５上に出力する。また、信号線
１５１には、命令Ａ１のアドレスくＡ１〉が出力される
。

一方フリップフロップ４３９．４４０は、フリップフロ
ップ４３７，４３８の内容をＯＣステージ予測確認回路
４２６を通して受け、それぞれ１″　＠　Ｑ　１１にセ
ットされる。ＥＸステージ予測確認回路４２７は、信号
線１４９の分岐成否信号と、前のマシンサイクルで信号
線１４６を介して与えられた分岐情報レジスタ（ＱＲ３
）４１９の保持していた命令Ａｔの分岐情報のＶビット
、およびフリップフロップ４３９゜４４０とから、信号
線１４日上のＥＸステージＢＨＴ更新指示信号として“
１″を出力し、信号線１４７のＥＸステージ予測失敗信
号には“０”を出力することによって、命令Ａ１につい
ての分岐情報が存在し、その情報に従って分岐Ｇｏ側へ
後続の命令先取りを行なったにもかかわらず、命令Ａ１
は実際には分岐動作を行なわないこと、しかしながら後
続の誤った分岐先取り動作はキャンセルされて既に分岐
Ｎ０ＧＯ側への命令取出し動作が行なわれているため、
ＥＸステージでは命令先取りのやり直しを指示する必要
のないことを示すとともに、命令Ａ１についての分岐情
報の更新が必要なことを示す。これを受けて、命令先取
り制御回路４２３は、命令アドレスレジスタ４１１の入
力セレクタに対し信号線１５１上の命令ＡＩのアドレス
〈Ａｌ〉を選択するよう指示し、命令アドレスリカバレ
ジスタ４２８の入力セレクタに対しては、信号線１０７
上のアドレス＜Ａ２＞＋２４を選択するよう指示する。

もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜Ａ２＞＋１６に対応する分岐情報が分岐ヒスト
リテーブルに存在し、ＢＨＴ−ＨＩＴ信号が信号線１０
６を介して与えられれば、命令先取り制御回路４２３は
、命令アドレスリカバレジスタ４２８の入力セレクタに
対しては、信号線１０５上に出力される１分岐ヒストリ
テーブル４１０より取出された分岐情報の示す分岐先ア
ドレスを、またＯＡステージにある命令Ａ２についてＯ
Ａステージ予測確認回路４２４より信号線１２１を介し
てＯＡステージ予測失敗信号が与えられれば信号線１２
８上のアドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ａ１は、分岐ヒス
トリテーブル４１０内の命令Ａｌについての分岐情報の
更新を行なうＨＵステージを実行する。先ず、フリップ
フロップ４４１は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセットされ、信号線１５４を介してその出力は
分岐ヒストリテーブル４１０へ送られる。又、レジスタ
４３４には、同じく前のマシンサイクルで信号線１５５
上に出力されていた命令アドレスくＡ２〉がセットされ
、命令アドレスレジスタ４１１には、同じく前のマシン
サイクルで信号線１５１上に出力されていた命令アドレ
スくＡ１〉が、また命令アドレスリカバレジスタ４２８
には前のマシンサイクルで信号線１０７上に出力されて
いたアドレス＜Ａ２＞＋２４がそれぞれセントされる。

これに応答して分岐ヒストリテーブル４１０内の命令Ａ
１についての分岐情報の更新が行なわれ、Ａ１について
の分岐情報のｖビットがリセットされ、これ以降命令Ａ
Ｉは分岐命令としては扱われなくなる。一方この時、命
令先取り制御回路４２３は、命令アドレスレジスタ４１
１の入力セレクタに対して、信号線１６２上に出力され
ている命令アドレスリカバレジスタ４２８の保持するア
ドレス＜Ａ２＞＋２４を選択するよう指示する。

もしこの時、ＯＴステージにある命令Ａ２について、Ｏ
Ｔステージ予測確認回路４２５より信号線１２９を介し
てＯＴステージ予測失敗信号が与えられれば、命令先取
り制御回路４２３は、命令アドレスレジスタ４１１の人
力セレクタに対し信号線１３９上のアドレスを選択する
ように、又ＯＡステージにある命令Ａ３についてＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスフ４１１
にセントされたアドレス＜Ａ２＞＋２４に従って命令先
取り動作が続けられる。

第１８図は、分岐ヒストリテーブル４１０にＶビットが
“ｌ”である対応する分岐情報が存在しなかったＢＣＴ
命令あるいは無条件分岐命令である命令Ｂ１の実行のよ
うすを示すタイムチャートであり、Ｂ１がＢＣＴ命令の
場合、命令Ｂｌで指定した計数値は“１”ではなくて、
−１する計数動作を行なっても計数結果は“０”とはな
らす゛、実際には分岐を行なうＢＣＴ命令の場合を示し
ている。

第１図および第１８図を参照するとマシンサイクル０の
時刻において、ＢＣＴ命令あるいは無条件分岐命令であ
る命令Ｂ１のアドレスくＢ１〉が命令アドレスレジスタ
４１１にセットされ、命令Ｂ１のＩＣステージが実行さ
れる。アドレスくＢ１〉は信号１０１を介して命令記憶
回路４０８へ与えられ命令語の取出しが行なわれるとと
もに、分岐ヒストリテーブル４１０に与えられ、命令Ｂ
１に対応する分岐情報の取出しが行なわれ、同時に、命
令アドレス加算回路４１２へも与えられ、アドレスくＢ
ｌ〉＋８が生成される。分岐ヒストリテーブル４１０に
は命令Ｂ１に対応する分岐情報が存在しないため、信号
線１０６のＢＨＴ−ＨＩＴ信号として“０”を出力する
。これに応答して命令先取り制御回路４２３は、命令ア
ドレスレジスタ４１１の入力セレクタに対し、信号線１
０７に出力されるアドレスくＢｌ〉＋８を選択するよう
指示する。

次のマシンサイクル１の時刻においては、命令アドレス
レジスタ４１１にはアドレス＜３１　＞＋Ｂがセットさ
れ、命令Ｂｌの分岐Ｎ０Ｇｏ側の後続の命令Ａ１のＩＣ
ステージが実行される。同時に、分岐情報レジスタ（Ｑ
ＲＯ）　４１６には、命令ＢｌのアドレスくＢ１〉とＶ
ビットとして“０”がセントされ、命令ＢｌのＩＤステ
ージが実行される。

命令解読回路４０３は命令ＢｌがＢＣＴ命令であること
を、あるいは無条件分岐命令であることを信号線１１４
に出力する。

マシンサイクル２の時刻においては、命令Ｂ１のＯＡス
テージと、命令ＡＩのＩＤステージ及び命令Ａ１の後続
の命令Ａ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号線１１４の出力を受け
て、命令ＢｌがＢＣＴ命令であることを或いは無条件分
岐命令であることを信号線１２２上に示す。分岐情報レ
ジスタ（ＱＲｌ）４１７には分岐情報レジスタ　（ＱＲ
Ｏ）が前のマシンサイクルで保持していたアドレス＜Ｂ
１＞と“０”であるＶビットがセットされ、■ビットは
さらに信号線１２６に出力される。命令アドレス生成回
路４０１は、命令Ｂ１の分岐先アドレスを生成し、命令
Ｂ１がＢＣＴ命令である時にはオペランドアドレス生成
回路４０４より命令Ｂ１で指定された計数値を保持する
汎用レジスタの値が信号線１２０を介して比較回路４３
３へ与えられる。比較回路４３３は与えられた計数値が
“１″でないことを検出して信号線１２３上の計数値１
信号として“０”を出力する。

マシンサイクル３においては、命令Ｂ１の○Ｔステージ
が実行され、命令Ｂｌの分岐先アドレスが命令アドレス
変換回路４０２によって実アドレス〈Ｃ１〉に変換され
るとともに、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令Ａ
１．Ａ２．Ａ３のＯＡ。

ＩＤ、ＩＣステージが実行される。ＯＴステージ予測６
１　Ｌ’２回路４２５は、前のマシンサイクルで信号線
１２２．１２３．１２６を介して与えられた情報から、
現在ＯＴステージにある命令が、分岐ＧｏであるＢＣＴ
命令であること或いは無条件分岐命令であることにもか
かわらず対応する分岐情報が分岐ヒストリテーブル４１
０にヒツトせず、分岐Ｎ０ＧＯ側へ後続の命令の先取り
が続けられたこと、このため、命令Ｂ１の分岐Ｇｏ側へ
命令の先取りを改めて実行する必要のあること、並びに
命令Ｂ１についての分岐情報を正しく更新する必要のあ
ることを示すために、信号線１２９にＯＴステージ予測
失敗信号を、信号線１３０にＯＴステージＢＨＴ更新指
示信号を、また信号線１３１にＯＴステージＧＯ先取り
指示信号をそれぞれ出力する。このＯＴステージＧＯ先
取り指示信号に応答して選択回路４２１は、信号線１３
３に出力される命令Ｂｌの分岐先アドレスを選択し、信
号線１３９上に出力する。命令先取り制御回路４２３は
、ＯＴステージ予測確認回路４２５の出力する信号線１
２９のＯＴステージ予測失敗信号により、命令アドレス
レジスタ４１１の入力セレクタに対して信号線１３９上
の命令Ｂｌの分岐先アドレス〈Ｃ１〉を選択するよう指
示する。

またＯＴステージ予測失敗信号が出力されたことにより
、ＯＴステージより前のステージにある分岐Ｎ０ＧＯ側
に後続する命令ＡＩ、Ａ２．Ａ３の動作は全てキャンセ
ルされる。

マシンサイクル４においては、命令Ｂ１のＯＣサイクル
が実行され、同時に命令アドレスレジスタ４１１には命
令Ｂ１の分岐先アドレス〈Ｃ１〉がセット、アドレスく
Ｃ１〉にある命令Ｃ１のＩＣステージも実行される。フ
リップフロップ４３？、４３ｓは、前のマシンサイクル
で出力されたＯＴステージＢＨＴ更新指示信号とＯＴス
テージＧｏ先取り指示信号とを受けてどちらも“１１に
セットされる。

次のマシンサイクル５においては、命令Ｂ１のＥＸステ
ージが実行される。命令実行回路４０７は、命令Ｂ１が
ＢＣＴ命令であれば指定された計数動作を行ない、その
結果が“０”ではないことから信号線１４９の分岐成否
信号に分岐ＧＯを示す“１”を、命令Ｂ１が無条件分岐
命令であるときは信号線１４９の分岐成否信号としてや
はり“１”を出力する。これに応答して選択回路４２２
は、分岐情報レジスタ（ＱＲ４）４２０の保持する命令
Ｂｌの分岐先アドレス〈Ｃ１〉を選択し信号線１５５上
に出力する。同時に信号線１５１上には、同じく分岐情
報レジスタ（ＱＲ４）４２０の保持する命令Ｂ１のアド
レス＜３１＞が出力される。一方フリップフロップ４３
９．４４０は、フリップフロップ４３７，４３８の内容
をＯＣステージ予測確認回路４２６を通して受け、どち
らも“１″にセットされる。ＥＸステージ予測確認回路
４２７は、信号線１４９の分岐成否信号と、前のマシン
サイクルで信号線１４６を介して与えられた分岐情報レ
ジスタ　（ＱＲ３）　４１９の保持していた命令Ｂ１の
分岐情報の“０”である■ビット、およびフリップフロ
ップ４３９，４４０とから信号線１４８上のＥＸステー
ジＢＨＴ更新指示信号として“１”を出力し、信号線１
４７のＥＸステージ予測失敗信号には“Ｏ”を出力する
ことによって、命令Ｂｌについての分岐情報が存在せず
分岐Ｎ０ＧＯ側へ後続の命令の先取りを行なったにもか
かわらず、命令Ｂｌは分岐を行なうこと、しかしながら
後続の分岐Ｎ０ＧＯ側の命令はキャンセルされて既に分
岐Ｇｏ側の命令取出しが行なわれているためＥＸステー
ジでは命令先取りのやり直しを指示する必要のないこと
を示すとともに、命令Ｂ１についての分岐情報の更新が
必要なことを示す。これに応答して命令先取り制御回路
４２３は、命令アドレスレジスタ４１１の入力セレクタ
に対して信号線１５１上の命令Ｂ１のアドレス〈Ｂ１〉
を選択するよう指示し、命令アドレスリカバレジスタ４
２８の入力セレクタに対しては信号線１０７上のアドレ
ス＜ＣＩ＞＋１６を選択するよう指示する。

もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜Ｃ１＞＋８に対して分岐ヒストリテーブル４１
０よりＢＨＴ−ＨＩＴ信号が信号線１０６を介して与え
られれば、命令先取り制御回路４２３は、命令アドレス
リカバレジスタ４２８の入力セレクタに対しては信号線
１０５上の分岐ヒストリテーブル４１０より取出された
分岐アドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ｂ１は分岐ヒスト
リテーブル４１０の更新を行なう）［Ｕステージを実行
する。レジスタ４３４には信号ｖＡ１５５上の命令Ｂ１
の分岐先アドレス〈Ｃ１〉がセットされ、命令アドレス
レジスタ４１１には信号に％　１５１上の命令Ｂ１のア
ドレスくＢ１〉が、命令アドレスリカバレジスタ４２８
には＜ＣＩ＞＋１６がそれぞれセントされる。一方、フ
リップフロップ４４１は前のマシンサイクルで信号線１
４８上に出力されたＥＸステージＢＨＴ更新指示信号を
受けて“１”にセットされ、その出力は信号線１５４を
介して分岐ヒストリテーブル４１０に与えられる。これ
に応答して分岐ヒストリテーブル４１０には、分岐先ア
ドレスとしくＣＩ〉をもつアドレスくＢ１〉の分岐情報
が格納され、これ以後、命令Ｂｌは分岐先アドレスとし
てくＣ１〉が予測されるようになる。

一方この時命令先取り制御回路４２３は、命令アドレス
レジスタ４１１の入力セレクタに対して信号線１６２上
に出力されている命令アドレスリカバレジスタ４２８の
保持するアドレス＜ＣＩ＞＋１６を選択するよう指示す
る。もしこの時、ＯＡステージにある命令ＣＩについて
ＯＡステージ予測確認回路４２４より信号ｖＡ１２１を
介してＯＡステージ予測失敗信号が与えられれば、命令
先取り制御回路４２３は命令アドレスレジスタ４１１の
入力セレクタに対し信号線１２８上のアドレスを選択す
るよう指示する。

マシンサイクル７以降は命令アドレスレジスタ４１１に
セットされたアドレス＜ＣＩ＞＋１６に従って命令先取
り動作が続けられる。

第１９図は、分岐ヒストリテーブルに対応する分岐情報
が存在するＢＣＴ命令ＢＣＴＩの実行のようすを示すタ
イムチャートであり、命令ＢＣＴＩで指定した計数値は
“１”であって、−１する計数動作の結果は“Ｏ”とな
って実際には分岐を行なわないＢＣＴ命令の場合を示し
ている。

第１図および第１９図を参照すると、マシンサイクル０
の時刻において、命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞
が命令アドレスレジスタ４１１にセットされ、命令ＢＣ
ＴＩのＩＣステージが実行される。アドレス＜ＢＣＴＩ
＞は信号線１０１を介して命令記憶回路４０８へ与えら
れ、命令語の取出しが行なわれるとともに分岐ヒストリ
テーブル４１０に与えられ、命令ＢＣＴＩについての分
岐情報の取出しが行なわれる。分岐ヒストリテーブル４
１０より取出された分岐情報は信号線１０５上に出力さ
れる。同時にＢＨＴ−ＨＩＴ信号が信号線１０６上に出
力される。これに応答して命令先取り制御回路４２３は
、命令アドレスレジスタ４１１の人力セレクタに対し、
信号線１０５に出力された命令ＢＣＴＩの分岐先アドレ
ス＜（、ｌ＞を選択するよう指示する。

次のマシンサイクル１の時刻においては、命令ＢＣＴＩ
の分岐先アドレスくＣ１〉が命令アドレスレジスタ４１
１にセントされて、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＴＩのＩＤステージが実行される
。命令解読回路４０３は命令ＢＣＴＩがＢＣＴ命令であ
ることを信号線１１４に出力すると同時に、信号線１１
２上に命令ＢＣＴｌの命令語長を出力する。

マシンサイクル２においては、命令ＢＣＴＩのＯＡステ
ージと命令ＣＩの１０ステージおよび命令Ｃ１の後続の
命令Ｃ２のＩＣステージが実行される。レジスタ４３５
は、前のマシンサイクルの信号線１１４の出力を受けて
、命令ＢＣＴＩがＢＣＴ命令であることを信号線１２２
上に示す。分岐情報レジスタ　（ＱＲ１）　４１７には
、前のマシンサイクルで分岐情報レジスタ（ＱＲＯ）が
保持していた命令ＢＣＴＩの分岐情報と命令ＢＣＴＩの
命令語長がセットされ、信号線１２６には■ビットが出
力される。命令アドレス生成回路４０１は命令ＢＣＴ１
の分岐先アドレスを生成し、オペランドアドレス生成回
路４０４は命令ＢＣＴＩで指定された計数値を保持する
汎用レジスタの値を信号線１２０を介して比較回路４３
３に出力する。比較回路４３３は与えられた計数値が“
１”であることを検出して信号線１２３に計数値１信号
を出力する。

マシンサイクル３においては、命令ＢＣＴＩのＯＴステ
ージが実行され、命令ＢＣＴＩの分岐先アドレスが命令
アドレス変換回路４０２で実アドレスに変換されるとと
もに、命令Ｃ１，Ｃ２およびＣ２の後続の命令Ｃ３のＯ
Ａ、ＩＤ、ＩＣステージがそれぞれ実行される。ＯＴス
テージ予測確認回路４２５は、前のマシンサイクルで信
号線１２２．１２３゜１２６を介して与えられた情報か
ら、ＯＴステージにある命令ＢＣＴＩが分岐Ｎ０ＧＯの
ＢＣＴ命令であることにもかかわらず命令ＢＣＴＩの分
岐情報が分岐ヒストリテーブル４１０にヒントして分岐
ＧＯ側へ後続の先取りが行なわれたこと、このため命令
ＢＣＴＩの分岐Ｎ０ＧＯ側への後続の命令先取りを改め
て実行する必要のあること、並びに命令ＢＣＴＩについ
ての分岐情報を正しく更新する必要のあることを示すた
めに、信号線１２９にＯＴステージ予測失敗信号を出力
し、信号線１３０にはＯＴステージＢ　ＨＴ更新指示信
号を出力し、信号線１３１のＯＴステージＧｏ先取り指
示信号には“Ｏ”を出力する。これに応答して選択回路
４２１は、アドレス生成回路４３１が信号線１３８に出
力する命令ＢＣＴＩの分岐Ｎ０ＧＯ側の次の命令のアド
レス＜Ａｌ＞を選択して信号線１３９上に出力し、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
の入力セレクタに対して信号線１３９上のアドレスくＡ
１〉を選択するよう指示する。又、ＯＴステージ予測失
敗信号が出力されたことによ°す、ＯＴステージより前
にある分岐ＧＯ側に後続する命令Ｃ１，Ｃ２，Ｃ３の動
作は全てキャンセルされる。

マシンサイクル４においては、命令ＢＣＴＩの０Ｃサイ
クルが実行され、同時に命令アドレスレジスタ４１１ニ
は、命令ＢＣＴｌの分岐Ｎ０ＧＯ側に後続する命令Ａ１
のアドレスくＡ１〉がセントされ、命令ＡＩのＩＣステ
ージが実行される。フリップフロップ４３７．４３８は
、前のマシンサイクルで出力されたＯＴステージＢＨＴ
更新指示信号とＯＴステージＧＯ先取り指示信号とを受
けてそれぞれ＠１″、１０″にセットされる。ＯＣステ
ージ予測確認回路４２６は、前のマシンサイクルで分岐
情報レジスタ　（ＱＲ２）４１８が保持していた命令Ｂ
ＣＴＩの予測された分岐先アドレス〈Ｃ１〉とＶビット
を信号線１３７を介して、又命令ＢＣＴ１の命令語の指
定により求められた実際の分岐先アドレスを信号線１３
３を介して命令アドレス変換回路４０２からそれぞれ受
は取り、予測された分岐先アドレス〈Ｃ１〉が正しいか
どうかの検出を行なう。しかしながらフリップフロップ
４３７が“１゛にセットされているため、たとえ分岐先
アドレス〈Ｃ１〉が正しくなくともＯＣステージ予測失
敗信号が信号線１４０に出力されることはなく、ＯＴス
テージで命令ＢＣＴＩの分岐Ｎ０ＧＯ側へ先取りをやり
直した動作をキャンセルして分岐ＧＯ側への先取りが改
めて始まることはない。

次のマシンサイクル５において、命令ＢＣＴＩのＥＸス
テージが実行される。命令実行回路４０７は命令ＢＣＴ
Ｉで指定された計数動作を行ない、その結果が“Ｏ”に
なることから、信号線１４９の分岐成否信号に分岐Ｎ０
ＧＯを示す“０”を出力する。これに応答して選択回路
４２２は、アドレス生成回路４３２の出力する命令ＢＣ
ＴＩの分岐Ｎ０ＧＯ側に後続する命令Ａ１のアドレス＜
ＡＩ＞を選択して信号線１５５に出力する。同時に信号
線１５１には分岐情報レジスタ（ＱＲ４）４２０の保持
する命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞が出力される
。一方フリップフロップ４３９．４４０は、フリップフ
ロップ４３７，４３８の内容をｏＣステージ予測確認回
路４２６を通して受けそれぞれ“１”、′０”にセット
される。ＥＸステージ予測確認回路４２７は、信号線１
４９の分岐成否信号と、前のマシンサイクルで信号ｍ１
４６を介して与えられた分岐情報レジスタ（ＱＲ３）　
４１９　（７）保持しティた命令ＢＣＴＩの分岐ｔａ　
ｔｔａの■ビット、およびフリップフロップ４３９．４
４０とから、信号線１４８のＥＸステージＢＨＴ更新指
示信号として“１”を出力し、信号綿１４７のＥＸステ
ージ予測失敗信号として“Ｏ”を出力することによって
、命令ＢＣＴＩの分岐情報に従って分岐ＧＯへ後続の命
令先取りを行なったにもかかわらず、命令ＢＣＴＩは実
際には分岐Ｎ０ＧＯであること、しかしながら後続の誤
った命令先取り動作はキャンセルされて既に分岐ＮＯＣ
；Ｏ側への命令取出し動作が行なわれているためＥＸス
テージでは命令先取りのやり直しを指示する必要のない
ことを示すと共に、命令ＢＣＴＩの分岐情報の更新が必
要なことを示す。これを受けて命令先取り制御回路４２
３は、命令アドレスレジスタ４１１の入力セレクタに対
し信号線１５１上の命令ＢＣＴ１のアドレス＜ＢＣＴＩ
＞を選択するよう指示し、命令アドレスリカバレジスタ
４２８の入力セレクタに対しては信号線１０７上のアド
レス＜ＡＩ＞＋１６を選択するよう指示する。もしこの
時、命令アドレスレジスタ４１１の保持するアドレス＜
Ａｔ＞＋８に対応する分岐情報が分岐ヒストリテーブル
４１０に存在してＢＨＴ−ＨＩＴ信号が信号線１０６を
介して与えられれば、命令先取り制御回路４２３は、命
令アドレスリカバレジスタ４２８の入力セレクタに対し
ては信号線１０５上の分岐ヒストリテーブル４１０より
取出された分岐情報の示す分岐先アドレスを選択するよ
う指示する。。

次のマシンサイクル６において、命令ＢＣＴ１は分岐ヒ
ストリテーブル４１０内の命令ＢＣＴＩについての分岐
情報の更新を行なうＨＵステージを実行する。命令アド
レスレジスタ４１１には命令アドレス＜ＢＣＴＩ＞がセ
ントされ、フリップフロップ４４１　は荊のマシンサイ
クルで信号線１４８に出力されたＥＸステージＢＨＴ更
新指示信号を受けて”１″にセットされ、その出力は信
号ＷＡ１５４を介して分岐ヒストリテーブル４１０に与
えられる。

これに応答して分岐ヒストリテーブル４１０内の命令Ｂ
ＣＴＩの分岐情報のＶビットがリセットされる。一方こ
の時、命令先取り制御回路４２３は命令アドレスレジス
タ４１１の入力セレクタに対して信号線１６２上に出力
されている命令アドレスリカバレジスタ４２８の保持す
るアドレス＜ＡＩ＞＋１６を選択するよう指示し、もし
この時、ＯＡステージにある命令Ａ１について、ＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
ＡＸステージ予測失敗信号与えられれば、信号に％１２
８上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスタ４１１
にセットされたアドレスに従って命令先取り動作が続け
られる。

第２０図は、分岐ヒストリテーブルに対応する分岐情報
が存在し、分岐Ｇｏ側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐Ｇｏとなる条
件分岐命令Ｂ１の実行のようすを示すタイムチャートで
あり、命令Ｂｌに対する分岐情報の示す分岐先アドレス
が実際に命令Ｂ１の指定する分岐先アドレスとは異なっ
ていた場合を示している。

第１図及び第２０図を参照するとマシンサイクル０の時
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令Ｂ１のアドレス＜Ｂｌ＞が命令アドレスレジスタ
４１１にセントされて命令Ｂ１のＩＣステージが実行さ
れる。アドレス〈Ｂ１〉は信号線１０１を介して命令記
憶回路４０８に与えられ命令語の取出しが行なわれると
ともに、分岐ヒストリテーブル４１０にも与えられ、命
令Ｂ１に対する分岐情報の取出しが行なわれる。その結
果分岐ヒストリテーブル４１０は命令Ｂ１に対する分岐
情報を取出し、信号線１０５に分岐先アドレス〈Ｃ１〉
を出力するとともに、信号線１０６にはＢＨＴ−ＨＩＴ
信号を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対して、予測された分岐先アドレスくＣ１〉が出力され
ている信号線１０５を選択するよう指示する。

次のマシンサイクルｌにおいては、予測された分岐先ア
ドレス＜Ｃ１＞が命令アドレスレジスタ４１１にセント
され、命令Ｃ１のＩＣステージが実行されるとともに命
令Ｂ１のＩＤステージが実行される。

マシンサイクル２において、命令ＣＩのＩＤステージと
命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行される
とともに、命令Ｂ１の○Ａステージが実行され、命令Ｂ
１の分岐先アドレスが命令アドレス生成回路４０１によ
って計算され信号線１１９上にその論理アドレスが出力
される。

マシンサイクル３においては命令Ｂ１のＯＴステージが
実行され、命令Ｂ１の分岐先アドレスが命令アドレス変
換回路４０２で実アドレスくＤｌ〉に変換され、信号線
１３３上に出力されるとともに、命令Ｃ１，Ｃ２，Ｃ３
のＯＡ、ＩＤ、ＩＣステージがそれぞれ実行される。分
岐情報レジスタ（ＱＲ２）４１Ｂには、命令Ｂ１の分岐
情報がセットされ、予測された分岐アドレス＜ＣＩ＞と
Ｖビットが信号線１３７上に出力される。

マシンサイクル４において、命令Ｂｌ、Ｃ１゜Ｃ２，Ｃ
３，Ｃ４のＯＣ，ＯＴ、ＯＡ、ＩＤ、ＩＣの各ステージ
がそれぞれ実行される。ｏＣステージ予測確認回路４２
６は、前のマシンサイクルで信号線１３７を介して与え
られた命令Ｂｌの予測された分岐先アドレスくＣ１〉と
Ｖビットおよび信号線１３３を介して与えられた命令Ｂ
１の命令語によって指定された実際の分岐先アドレスく
Ｄｌ〉とを照合し、予測された分岐先アドレス〈Ｃ１〉
が誤っていることを検出し、信号線１４０にｏｃステー
ジ予測失敗信号を出力するとともに、信号線１５６にＯ
ＣステージＢＨＴ更新指示信号を、信号線１４１にはＯ
ＣステージＧＯ先取り指示信号をそれぞれ出力する。分
岐情報レジスタ　（Ｑ　Ｒ３）４１９は前のマシンサイ
クルで信号線１３３上に出力された命令Ｂ１の実際の分
岐先アドレスくＤｌ〉がセットされ、信号線１４３上に
アドレス＜Ｄｉ＞を出力する。命令先取り制御回路４２
３は、信号線１４０のＯＣステージ予測失敗信号に応答
して、命令アドレスレジスフ４１１の入力セレクタに対
して信号線１４３上のアドレス〈Ｄｌ〉を選択するよう
指示する。又、ＯＣステージ予測失敗信号が出力された
ことにより、命令Ｂ１の分岐情報の示す誤った分岐先ア
ドレスくＣ１〉に従って先取りされた命令Ｃ１，Ｃ２，
Ｃ３，Ｃ４の動作は全てキャンセルされる。

マシンサイクル５においては、命令アドレスレジスタ４
１１には命令Ｂ１の実際の分岐先アドレスであるアドレ
スくＤｌ〉がセットされて命令Ｄ１のＩＣステージが実
行されるとともに、命令Ｂ１のＥＸステージが実行され
る。命令実行回路４０７は命令８１が条件分岐命令であ
れば、命令Ｂｌの命令語により指定された分岐条件を判
定して、その結果信号線１４９の分岐成否信号に分岐Ｇ
ｏを示す“ｌ”を出力し、命令Ｅｌが無条件分岐命令で
あればやはり信号線１４９の分岐成否信号に“ｌ”を出
力する。これに応答して選択回路４２２は、分岐情報レ
ジスタ（ＱＲ４）４２０の保持する実際の分岐先アドレ
ス＜ｐｌ＞を選択して信号線１５５上に出力する。又、
信号線１５１には命令Ｂ１のアドレス〈Ｂ１〉が出力さ
れる。フリップフロップ４３９゜４４０は、前のマシン
サイクルで出力されたｏＣステージＢＨＴ更新指示信号
と、ＯＣステージＧ。

先取り指示信号を受けてどらちも“ｌ”にセノトされる
。ＥＸステージ予測確認回路４２７は、命令Ｂｌに対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐ＧＯ側のアドレ
スに従った命令先取りが行なわれており、ＥＸステージ
から命令先取りのやり直しを指示する必要のないこと、
ただし分岐ヒストリテーブル４１０の命令Ｂ１について
の分岐情報は修正する必要のあることを示すために、信
号線１４７のＥＸステージ予測失敗信号には“０“を、
信号線１４８のＥＸステージＢＨＴ更新指示信号には“
１”を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対し信号線１５１上の命令Ｂ１のアドレスくＢ１〉を選
択するように、また命令アドレスリカバレジスタ４２８
の人力セレクタに対し信号線１０７上のアドレス＜ＤＩ
＞＋８を選択するようそれぞれ指示する。もしこの時、
命令アドレスレジスタ４１１の保持するアドレス＜ＤＩ
＞に対応する分岐情報が分岐ヒストリテーブル４１０に
存在してＢＨＴ−ＨＩＴ信号が信号線１０６に出力され
れば、命令アドレスリカバレジスタ４２８の入力セレク
タに対しては、信号線１０５上の分岐ヒストリテーブル
４１０より取出された分岐情報の示す分岐先アドレスを
選択するよう指示する。

次のマシンサイクル６において、命令Ｂ１のＨＵステー
ジが実行され、命令Ｂ１に対する分岐情報の更新が行な
われる。命令アドレスレジスタ４１１には命令Ｂｌのア
ドレスくＢ１〉がセットされ、レジスタ４３４には命令
Ｂ１の正しい分岐先アドレスくＤｌ〉がセットされ、フ
リップフロップ４４１は前のマシンサイクルで出力され
たＥＸステージＢＨＴ更新指示信号を受け“１”がセッ
トされ、その出力が信号！！ｊｌ１５４を介して分岐ヒ
ストリテーブル４１０に与えられる。これに応答して分
岐ヒストリテーブル４１０内の命令Ｂｌに対する分岐情
報が分岐先アドレスとしてくＤｌ〉を示すように更新さ
れる。一方この時、命令先取り制御回路４２３は、命令
アドレスレジスタ４１１の人力セレクタに対し、命令ア
ドレスリカバレジスタ４２８の出力を選択するよう指示
する。

マシンサイクル７において、命令アドレスリカバレジス
タ４２８に退避していた命令アドレスが命令アドレスレ
ジスタ４１１にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。

第２１図は、分岐ヒストリテーブル４１０に対応する分
岐情報が存在し分岐Ｇｏ側へ後続の命令先取り動作が行
なわれた条件分岐命令ＢＣ１の実行のようすを示すタイ
ムチャートであり、命令ＢＣＩに対する分岐情報の示す
分岐先アドレスは、実際に命令ＢＣＩの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令ＢＣＩ
はその分岐条件を判定した結果分岐Ｎ０ＧＯであった場
合を示している。

第１図および第２１図を参照すると、マシンサイクルＯ
において、条件分岐命令ＢＣＩのアドレス＜ＢＣＩ＞が
命令アドレスレジスタ４１１にセットされ、命令ＢＣＩ
のＩＣステージが実行される。

同時に命令ＢＣＩの分岐情報が分岐ヒストリテーブル４
１０より取出され、予測された分岐先アドレスとして〈
Ｃ１〉が信号線１０５上に出力され、ＢＨＴ−ＨＩＴ信
号が信号線１０６上に出力される。

これに応答して命令先取り制御回路４２３は、命令アド
レスレジスタ４１１の入力セレクタに対して、信号線１
０５上のアドレス＜ＣＩ＞を選択するよう指示する。

次のマシンサイクル１において、命令Ｂ　Ｃ１の予測さ
れた分岐先アドレスくＣ１〉が命令アドレスレジスタ４
１１にセントされ、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＩの１０ステージが実行される。

マシンサイクル２において、命令Ｃ１のＩＤステージと
、命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行され
ると共に、命令ＢＣＩのＯＡＸステージ実行され、命令
ＢＣＩの分岐先アドレスが命令アドレス生成回路４０１
によって計算され、信号線１１９上にその論理アドレス
が出力される。

マシンサイクル３においては、命令ＢＣＩのＯＴステー
ジが実行され、命令ＢＣＩの分岐先アドレスが命令アド
レス変換回路４０２によって実アドレスくＤｌ〉に変換
され信号線１３３上に出力される。同時ニ命令Ｃ１，Ｃ
２，Ｃ３のＯＡ、ＩＤ。

ＩＣステージもそれぞれ実行される。分岐情報レジスタ
（ＱＲ２）４１８には命令ＢＣＩの分岐情報がセットさ
れ予測された分岐先アドレス〈Ｃ１〉とＶビットが信号
線１３７上に出力される。

マシンサイクル４においては、命令ＢＣＩ、Ｃ１、Ｃ２
，Ｃ３，Ｃ４のＱＣ，ＯＴ、　ＯＡ、　　１０゜Ｉｃの
各ステージがそれぞれ実行される。ＯＣステージ予測確
認回路４２６は、前のマシンサイクルで信号線１３７を
介して与えられた命令ＢＣＩの予測された分岐先アドレ
ス＜Ｃ１＞と■ビット、および信号線１３３を介して与
えられた命令ＢＣ１の命令語によって指定された実際の
分岐先アドレスくＤｌ〉とを照合して、予測された分岐
先アドレス＜Ｃｌンが誤っていることを検出し、信号線
１４０にＯＣステージ予測失敗信号を出力するとともに
、信号線１５６にＯＣステージＢＨＴ更新指示信号を、
信号線１４１にはＯＣステージＧＯ先取り指示信号をそ
れぞれ出力する６分岐情報レジスタ（ＱＲ３）４１９は
、前のマシンサイクルで信号線１３３に出力されていた
実際の分岐先アドレス〈Ｄｌ〉がセットされ、信号線１
４３上にそのアドレス〈Ｄｌ〉を出力する。命令先取り
制御回路４２３は信号線１４０のＯＣステージ予測失敗
信号に応答して、命令アドレスレジスタ４１１の入力セ
レクタに対して、信号線１４３上のアドレス〈Ｄｌ〉を
選択するよう指示する。又、ＯＣステージ予測失敗信号
が出力されたことにより命令ＢＣＩの分岐情報の示す誤
った分岐先アドレスくＣ１〉に従って先取りされた命令
Ｃ１，Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセルされる
。

マシンサイクル５においては、命令アドレスレジスタ４
１１には、命令ＢＣＩの命令語より求められた分岐先ア
ドレス〈Ｄｌ〉がセットされ、命令Ｄ１のＩＣステージ
が実行されるとともに、命令ＢＣＩのＥＸステージが実
行される。命令実行回路４０７は、条件分岐命令ＢＣＩ
の命令語により指定された分岐条件を判定して、その結
果信号線１４９の分岐成否信号に分岐Ｎ０ＧＯを示す“
０”を出力する。これに応答して選択回路４２２は、ア
ドレス生成回路４３２の出力する命令ＢＣＩの命令アド
レス＜ＢＣＩ＞と命令ＢＣＩの命令語長とを加算したア
ドレス＜Ａｔ＞を選択し、信号線１５５上に出力する。

また、信号線１５１上には、命令ＢＣＩのアドレス＜Ｂ
ＣＩ＞が出力される。フリップフロップ４３９，４４０
は、前のマシンサイクルで出力されたｏＣステージＢＨ
Ｔ更新指示信号と、ＯＣステージＧＯ先取り指示信号と
を受けて、どちらも“１″にセットされる。ＥＸステー
ジ予測確認回路４２７は、前のマシンサイクルで信号線
１４６を介して分岐情報レジスタ　（ＱＲ３）４１９の
保持する命令ＢＣＩのＶビットと、信号線１４９の分岐
成否信号およびフリップフロップ４３９．４４０の出力
を受けて、信号線１４７のＥＸステージ予測失敗信号と
信号線１４８のＥＸステージＢｌ（Ｔ更新指示信号とに
“１”を出力し、命令ＢＣＩの分岐情報は誤っており、
既に分岐ＧＯ側へ後続する命令の先取りのやり直しが指
示されたが、実際には命令ＢＣＩは分岐Ｎ０ＧＯであり
、分岐ヒストリテーブル４１０のＢＣＩに関する分岐情
報を正しく更新するとともに分岐Ｎ０ＧＯ側に後続する
命令の先取りのやり直しを行なう必要のあることを示す
。これに応答して命令先取り制御回路４２３は、命令ア
ドレスレジスタ４１１の入力セレクタに対して信号線１
５１上のアドレス＜ＢＣＩ＞を選択するように、また命
令アドレスリカバレジスフ４２８の入力セレクタに対し
ては信号線１５５上のアドレスくＡ１〉を選択するよう
にそれぞれ指示する。

次のマシンサイクル６において、命令ＢＣＬのＨＵステ
ージが実行され命令ＢＣＩに対する分岐情報の更新が行
なわれる。命令アドレスレジスタ４１１には命令ＢＣＩ
のアドレス＜ＢＣＩ＞がセットされ、命令アドレスリカ
バレジスタ４２８とレジスタ４３４には命令ＢＣＩの分
岐Ｎ０ＧＯ側のアドレスくＡ１〉がセットされる。又、
フリップフロップ４４１には前のマシンサイクルで出力
されたＥＸステージＢＨＴ史斬新指示信号よって“１″
がセントされ、その出力が信号線１５４を介して分岐ヒ
ストリテーブル４１０に与えられる。これに応答して分
岐ヒストリテーブル４１０内の命令ＢＣＩに対する分岐
情報のＶビットがリセットされる。一方この時、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに対して、命令ＢＣＩの分岐Ｎ０ＧＯ側の
アドレス＜ＡＩ＞を保持する命令アドレスリカバレジス
タ４２８の出力を選択するように指示する。

マシンサイクル７においては、命令アドレスレジスタ４
１１にアドレス〈Ａ１〉がセットされ、命令ＢＣＩの後
続の命令Ａ１の取出しが行なわれる。

そして以降、命令アドレスレジスタ４１１にセットされ
たアドレスに従って命令先取り動作が続けられる。

〔発明の効果〕

次に本発明の効果を第２０図を参照しながら説明する。

第２０図では、無条件分岐命令Ｂｌについての分岐ヒス
トリテーブル上の分岐情報に従って後続の命令Ｃ１の先
取りを行なったが、分岐情報で指定された分岐先アドレ
スが誤っていた場合を示しており、実際に命令で指定さ
れた分岐先アドレスが求まるとすぐ分岐情報の分岐先ア
ドレスが正しかったかどうかを検査する回路をＯＣステ
ージに設けたため、分岐先の命令の先取りやり直しは、
命令Ｂ１のＯＣステージで指示され、マシンサイクル５
の時点では正しい後続の命令Ｄｉの取出しを行なうＩＣ
ステージが実行されている。この場合誤った分岐情報に
よって失われたロスサイクルは４マシンサイクルである
が、本発明を適用しない従来技術では、正しい後続の命
令ＤｉのＩＣステージが実行されるのは、命令Ｂｌにつ
いての分岐ヒストリテーブル上の分岐情報を更新するＨ
Ｕステージの後のマシンサイクル７の時となり、６マシ
ンサイクルものロスサイクルを費やしてしまう。

以上説明したように、分岐先アドレスの誤った分岐情報
をもつ分岐命令の実行にあたって、本発明により、従来
技術に比べ少ないロスサイクルを費やすだけで、正しい
後続の命令先取り動作を行なうことができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の分岐ヒストリテーブル４１０の実施例のブロック図
、 第３図は第２図の記憶部５０１および５０２の記憶形式
を示す図、 第４図は第２図のテスト回路５０３〜５０６の実施例の
ブロック図、 第５図は第１図の命令記憶回路４０８における命令語の
配列の一例を示す図、 第６図は第２図のプライオリティ回路５０７の実施例の
ブロック図、 第７図は第１図における分岐情報バッファ４１３゜およ
び分岐情報レジスタ４１６の格納形式を示す図、第８図
は第１図における分岐情報レジスタ４１７〜４２０の格
納形式を示す図、 第９図は第１図の命令記憶回路４０８における命令語と
分岐ヒストリテーブル４１０における分岐情報との対応
関係を説明するための図、 第１０図は第９図の分岐ヒストリテーブル４１０による
命令先取り動作を説明するための図、第１１図は第１図
のＯＡステージ予測確認回路４２４の実施例のブロック
図、 第１２図は第１図のＯＴステージ予測確認回路４２５の
実施例のブロック図、 第１３図は第１図のＯＣステージ予測確認回路４２６の
実施例のブロック図、 第１４図は第１図のＥＸステージ予測確認回路４２７の
実施例のブロック図、 第１５図は第１図の命令先取り制御回路４２３の実施例
のブロック図、 第１６図は命令の処理の流れの概要を示す図、第１７図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第１８図は無条件分岐命令あるいは実
際には分岐を行なうＢＣＴ命令の実行において対応する
分岐情報が分岐ヒストリテーブルに登録されていない場
合の動作を説明するためのタイムチャート、第１９図は
実際には分岐を行なわないＢＣＴ命令に対応する分岐情
報が分岐ヒストリテーブルに登録されていて、その分岐
情報に従って命令先取りが行なわれた場合の動作を説明
するためのタイムチャート、 第２０図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリ・テー
ブルに登録されていて、その分岐情報に従って命令先取
りを行なったところ、その分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートおよび、第２１図は実際には分岐を行なわない条件
分岐命令に対応する分岐情報が分岐ヒストリテーブルに
登録されていて、その分岐情報に従って命令先取りを行
なったところ分岐情報の示す分岐情報の示す分岐先アド
レスが誤っていた場合の動作を説明するためのタイムチ
ャートである。 第１図〜第２１図において、 ４０１・・・命令アドレス生成回路 ４０２・・・命令アドレス変換回路 ４０３・・・命令解読回路 ４０４・・・オペランドアドレス生成回路４０５・・・
オペランドアドレス変換回路４０６・・・オペランド読
出し回路 ４０７・・・命令実行回路、４０８・・・命令記憶回路
４０９・・・命令バッファ ４１０・・・分岐ヒストリテーブル（ＢＨＴ）４１１・
・・命令アドレスレジスタ ４１２・・・命令アドレス加算回路 ４１３・・・分岐情報バッファ、４１４・・・命令整列
回路４１５・・・分岐情報切換回路 ４１６・・・分岐情報レジスタ　（ＱＲＯ）４１７・・
・分岐情報レジスタ（ＱＲＩ）４１８・・・分岐情報レ
ジスタ　（ＱＲ２）４１９・・・分岐情報レジスタ（Ｑ
Ｒ３）４２０・・・分岐情報レジスタ（ＱＲ４）４２１
．４２２・・・選択回路、４２３・・・命令先取り制御
回路４２４・・・ＯＡステージ予測確認回路４２５・・
・ＯＴステージ予測確認回路４２６・・・ＯＣステージ
予測確認回路４２７・・・ＥＸステージ予測確認回路４
２８・・・命令アドレスリカバレジスタ４３０．４３１
，４３２・・・アドレス生成回路４３３・・・比較回路
、４３４．４３５・・・レジスタ４３６．４３７．４３
８，４３９，４４０，４４１・・・フリップフロップ５
０１．５０２・・・記憶部 ５０３．５０４，５０５，５０６・・・テスト回路５０
７・・・プライオリティ回路、５０８・・・選択回路５
０９・・・オア回路、６０１，６０２，６０３．６０４
・・・アンド回路６０５．６０６，６０７．６０８・・
・オア回路、７０１・・・−数回路７０２・・・大小比
較回路、７０３・・・アンド回路１１０１．１１０２・
・・フリップフロップ１１０３・・・ノット回路、１１
０４・・・アンド回路１２０１．１２０２．１２０３．
１２０４・・・フリップフロップ１２０６、１２０７・
・・真偽回路 １２０８、１２０９．１２１０・・・アンド回路１２１
１．１２１２．１２１３・・・オア回路１３０１、１３
０２・・・レジスタ、１３０３・・・フリップフロップ
１３０６・・・比較回路、１３０７・・・真偽回路１３
０８・・・アンド回路、１３０９．１３１０・・・オア
回路１４０１・・・フリップフロップ １４０２、１４０３．１４０４・・・真偽回路１４０５
、１４０６・・・ナンド回路 １４０７、１４０８・・・アンド回路、１４０９・・・
オア回路１５０１・・・フリップフロップ １５０２、１５０３．１５０４．１５０５．１５０６．
１５０７・・・真偽回路１５０８．１５０９，１５１０
．１５１１，１５１２．１５１３，１５１４．１５１５
，１５１６゜１５１７、１５１８・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 情報処理装置における命令先取り装置において、分岐命
   令のアドレスを指定する情報と該分岐命令の分岐先アド
   レスを含む分岐情報とを対にして複数対記憶する分岐ヒ
   ストリテーブル手段と、命令先取り動作を行なう際に該
   命令先取り動作において先取りされる命令のアドレスを
   指定する情報が前記分岐ヒストリテーブル手段に登録さ
   れているか否かを調べる第１の点検手段と、 前記先取りされた命令に対応する分岐情報に含まれる分
   岐先アドレスを指定する情報が正しいかどうかを該先取
   りされた命令の分岐条件の判定に先立って調ベる第２の
   点検手段と、 前記第１の点検手段による登録の判明に応答して前記分
   岐ヒストリテーブル手段から対応する分岐情報を読出し
   該分岐情報に従って命令先取り動作を継続せしめるよう
   制御し、且つ、前記第１および第２の点検手段の結果に
   応答して誤った分岐先アドレスを指定する分岐情報に従
   って命令先取り動作が行なわれた時には前記先取りされ
   た命令の実行を待たずに後続の誤った命令先取り動作を
   是正せしめるよう制御する命令先取り制御手段とを具備
   したことを特徴とする命令先取り装置。