JPS62160730A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62160730A JPS62160730A JP297586A JP297586A JPS62160730A JP S62160730 A JPS62160730 A JP S62160730A JP 297586 A JP297586 A JP 297586A JP 297586 A JP297586 A JP 297586A JP S62160730 A JPS62160730 A JP S62160730A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法であって、半導体素子形成領域を
設けたＳｉ基板上にガラスフローした燐珪酸ガラス膜（
以下ＰＳＧ膜と称する）を形成して基板表面を平坦化す
る工程を有する半導体装置の製造に於いて、不純物原子
を導入するために窓開きしたＰＳＧ膜の側端部を二酸化
シリコン（ＳｉＯ２）膜にて包み込み、このＰＳＧ膜上
に形成され、電極形成用の〜配線膜のＨにＳｉ基板のＳ
ｔが浸食されないように設けたポリＳｉ膜に、前記ＰＳ
Ｇ膜の燐原子が拡散し、更に基板のベースコンタクト領
域内に導入されるのを防止した製造方法。
設けたＳｉ基板上にガラスフローした燐珪酸ガラス膜（
以下ＰＳＧ膜と称する）を形成して基板表面を平坦化す
る工程を有する半導体装置の製造に於いて、不純物原子
を導入するために窓開きしたＰＳＧ膜の側端部を二酸化
シリコン（ＳｉＯ２）膜にて包み込み、このＰＳＧ膜上
に形成され、電極形成用の〜配線膜のＨにＳｉ基板のＳ
ｔが浸食されないように設けたポリＳｉ膜に、前記ＰＳ
Ｇ膜の燐原子が拡散し、更に基板のベースコンタクト領
域内に導入されるのを防止した製造方法。
本発明は半導体装置の製造方法に係り、特に素子を形成
した基板上を平坦にするため、ガラスフローしたＰＳＧ
膜を用いたバイポーラ型半導体装置の製造方法に関する
。
した基板上を平坦にするため、ガラスフローしたＰＳＧ
膜を用いたバイポーラ型半導体装置の製造方法に関する
。
ＭＯ３型半導体装置を形成する場合、ゲート電極上にＰ
ＳＧ膜を形成後、このＰＳＧ膜をウェット酸化の雰囲気
で高温処理し、このＰＳＧ膜のガラスを溶融してガラス
フローし、このガラスフローしたＰＳＧ膜でゲート電極
上に緩い勾配を持つ絶縁膜を形成し、この上に電極形成
用全屈膜を形成することで、ゲート電極上の肩の部分上
の金属膜に亀裂が発生しない方法が取られている。
ＳＧ膜を形成後、このＰＳＧ膜をウェット酸化の雰囲気
で高温処理し、このＰＳＧ膜のガラスを溶融してガラス
フローし、このガラスフローしたＰＳＧ膜でゲート電極
上に緩い勾配を持つ絶縁膜を形成し、この上に電極形成
用全屈膜を形成することで、ゲート電極上の肩の部分上
の金属膜に亀裂が発生しない方法が取られている。
このような素子形成領域を設けたＳｉ基板の表面を平坦
にすることは、バイポーラ型半導体装置を形成する場合
でも要望されており、基板上を平坦にするために、この
ようなガラスフローしたＰＳＧＨ’Ａを基板上に形成し
た場合に、エミッタ領域を拡散で形成する際、このＰＳ
Ｇ膜中の燐原子がベース領域に拡散してコンタクト形成
ができなくなる不都合を除去することが要望されている
。
にすることは、バイポーラ型半導体装置を形成する場合
でも要望されており、基板上を平坦にするために、この
ようなガラスフローしたＰＳＧＨ’Ａを基板上に形成し
た場合に、エミッタ領域を拡散で形成する際、このＰＳ
Ｇ膜中の燐原子がベース領域に拡散してコンタクト形成
ができなくなる不都合を除去することが要望されている
。
〔従来の技術〕
このような半導体素子形成領域が形成されたＳｉ基板を
平坦にするためにＰＳＧ膜を用いたバイポーラ型半導体
装置の従来の製造方法について第７図を用いながら説明
する。
平坦にするためにＰＳＧ膜を用いたバイポーラ型半導体
装置の従来の製造方法について第７図を用いながら説明
する。
第７図に示すように従来のバイポーラ型半導体装置の製
造は、Ｐ型のＳｉ基板１に燐等の原子を拡散して高濃度
のＮ型の埋込み層２を形成後、該基板１上にＮ型のＳｉ
エピタキシャル層３を形成する。
造は、Ｐ型のＳｉ基板１に燐等の原子を拡散して高濃度
のＮ型の埋込み層２を形成後、該基板１上にＮ型のＳｉ
エピタキシャル層３を形成する。
その後、基板に硼素（Ｂ）等のＰ型の不純物原子を拡散
してＰ型の素子間分離領域４を形成する。
してＰ型の素子間分離領域４を形成する。
次いでエピタキシャル層３内にＰ型の不純物原子を導入
してＰ型のベース領域５を所定のパターンに形成する。
してＰ型のベース領域５を所定のパターンに形成する。
このように形成した基板上に、熱酸化法により５ｉ０２
膜６を形成後、基板上を平坦にするためのＰＳＧ膜７を
全面に形成し、水蒸気の雰囲気内で加熱してＰＳＧ膜７
を溶融してガラスフロー膜を形成する。
膜６を形成後、基板上を平坦にするためのＰＳＧ膜７を
全面に形成し、水蒸気の雰囲気内で加熱してＰＳＧ膜７
を溶融してガラスフロー膜を形成する。
次いでエミッタ形成領域８、コレクタコンタクト領域９
、並びにベースコンタクト領域１０形成のために、前記
ｓｉｏ２１ｍ！６、およびｐｓｃ膜７を窓開きしする。
、並びにベースコンタクト領域１０形成のために、前記
ｓｉｏ２１ｍ！６、およびｐｓｃ膜７を窓開きしする。
次いで後の工程で、該基板上に形成する配線膜のアルミ
ニウム（Ａｌｌ）に依って基板１が浸食されるのを防止
するのを目的としてＣＶＤ法によるポリＳｉ膜１１を形
成する。
ニウム（Ａｌｌ）に依って基板１が浸食されるのを防止
するのを目的としてＣＶＤ法によるポリＳｉ膜１１を形
成する。
次いでベースコンタクト領域１０上をホトレジストＩｆ
ｆのようなマスクを用いて被覆して砒素（Ａｓ）原子を
イオン注入後、基板１を熱処理してエミッタ領域８、お
よびコレクタコンタクト領域９を形成していた。
ｆのようなマスクを用いて被覆して砒素（Ａｓ）原子を
イオン注入後、基板１を熱処理してエミッタ領域８、お
よびコレクタコンタクト領域９を形成していた。
然し、このような従来の方法では、このイオン注入され
砒素原子を熱処理する拡散工程で、ＰＳＧ膜７内の燐原
子がポリＳｉ膜１１内に入り込み、更にこの燐原子がベ
ースコンタクト領域１０内に導入されてその部分の抵抗
が高くなり、その上に形成されるＮ電極とコンタクトが
取れない問題点を生じる。
砒素原子を熱処理する拡散工程で、ＰＳＧ膜７内の燐原
子がポリＳｉ膜１１内に入り込み、更にこの燐原子がベ
ースコンタクト領域１０内に導入されてその部分の抵抗
が高くなり、その上に形成されるＮ電極とコンタクトが
取れない問題点を生じる。
本発明は上記した問題点を除去し、基板上を平坦にする
ためにＰＳＧガラスフローを用いた場合に於いても、上
記ＰＳＧ膜内の燐原子がベースコンタクト領域内に導入
されないようにした半導体装置の提供を目的とする。
ためにＰＳＧガラスフローを用いた場合に於いても、上
記ＰＳＧ膜内の燐原子がベースコンタクト領域内に導入
されないようにした半導体装置の提供を目的とする。
本発明の半導体装置の製造方法は、半導体素子形成領域
を設けたＳｉ基板２１上に５ｉ０２膜２２を形成後、ｐ
ｓｃ膜２５を形成して該ＰＳＧ膜２５を熔融する工程、 該基板上に第１の化学蒸着（ＣＶ Ｄ）法によるＳｉＯ
２膜２６膜形６後、不純物導入領域上の第１のＣＶＤ法
による５ｉ０２膜２６、熔融ＰＳＧｌｆｆ２５およびＳ
ｉＯ２膜２２全２２きする工程、 該基板２１上に第２のＣＶＤ法による５ｉ０２膜３０を
形成後、該第２のＣＶＤＳｉＯ２膜３０を異方性エツチ
ングする工程、 該基板２１上にポリＳｉ膜３１を形成後、該窓開きした
箇所より基板に不純物原子を導入する工程を有する。
を設けたＳｉ基板２１上に５ｉ０２膜２２を形成後、ｐ
ｓｃ膜２５を形成して該ＰＳＧ膜２５を熔融する工程、 該基板上に第１の化学蒸着（ＣＶ Ｄ）法によるＳｉＯ
２膜２６膜形６後、不純物導入領域上の第１のＣＶＤ法
による５ｉ０２膜２６、熔融ＰＳＧｌｆｆ２５およびＳ
ｉＯ２膜２２全２２きする工程、 該基板２１上に第２のＣＶＤ法による５ｉ０２膜３０を
形成後、該第２のＣＶＤＳｉＯ２膜３０を異方性エツチ
ングする工程、 該基板２１上にポリＳｉ膜３１を形成後、該窓開きした
箇所より基板に不純物原子を導入する工程を有する。
本発明の半導体装置の製造方法は、基板２１上の平坦化
を目的として形成され、電極窓形成のために窓開きされ
たＰＳＧ膜２５の側端部を包み込むように該ＰＳＧ膜２
５の側端部側に、張り出した形の５ｉ０２膜３０を形成
することで、〜電極がＳ＋基板のＳｉを浸食するのを防
止するために形成されたポリＳｉ膜３１に上記ＰＳＧ膜
２５の燐原子が拡散滲透するのを防止し、ベースコンタ
クト領域２８にＰＳＧ膜２５の燐原子が拡散導入される
のを防止するようにする。
を目的として形成され、電極窓形成のために窓開きされ
たＰＳＧ膜２５の側端部を包み込むように該ＰＳＧ膜２
５の側端部側に、張り出した形の５ｉ０２膜３０を形成
することで、〜電極がＳ＋基板のＳｉを浸食するのを防
止するために形成されたポリＳｉ膜３１に上記ＰＳＧ膜
２５の燐原子が拡散滲透するのを防止し、ベースコンタ
クト領域２８にＰＳＧ膜２５の燐原子が拡散導入される
のを防止するようにする。
以下、図面を用いながら本発明の一実施例につき詳細に
説明する。
説明する。
第１図より第６図までは、本発明の半導体装置の製造方
法の一実施例を工程順に示す断面図で、図面を簡単にす
るために基板上のエピタキシャル層が形成された主要部
のみを示している。
法の一実施例を工程順に示す断面図で、図面を簡単にす
るために基板上のエピタキシャル層が形成された主要部
のみを示している。
まず第１図に示すように、前記第７図に示したＮ型の高
濃度埋込み層２が形成され、その上にＮ型のＳｉエピタ
キシャル層３が形成され、Ｐ型の素子間分離領域４が形
成されたＰ型のＳｉ基板２工を用窓する。
濃度埋込み層２が形成され、その上にＮ型のＳｉエピタ
キシャル層３が形成され、Ｐ型の素子間分離領域４が形
成されたＰ型のＳｉ基板２工を用窓する。
次いで該基板２１上に熱酸化法によりＳｉＯ２膜２２膜
形２する。
形２する。
次いでベース形成領域２３が開口されたホトレジスト膜
２４を形成後、このホトレジスト膜２４をマスＩ十 りとしてドーズ量が５×１０〜５×１０ 原子／ｃｌＴ
＋２、加速エネルギーが３０ＫＶの条件で硼素原子をイ
オン注入する。
２４を形成後、このホトレジスト膜２４をマスＩ十 りとしてドーズ量が５×１０〜５×１０ 原子／ｃｌＴ
＋２、加速エネルギーが３０ＫＶの条件で硼素原子をイ
オン注入する。
次いで第２図に示すように、該基板上にＰＳＧ膜２５を
形成後、この基板を水蒸気の雰囲気内にて加熱し、前記
したＰＳＧ膜を溶融してガラスフロー膜とする。
形成後、この基板を水蒸気の雰囲気内にて加熱し、前記
したＰＳＧ膜を溶融してガラスフロー膜とする。
更にその上に第１のＣＶＤによる５１０２Ｍ’Ａ２６を
形成する。
形成する。
更に第３図に示すようにエミッタ形成領域２７上、ベー
スコンタクト形成領域２８上、コレクタコンタクト領域
９上の前記５ｉ０２膜２２、ＰＳＧ膜２５、第１のＣＶ
ＤＳｉＯ２膜２６を窓開きした後、基板上に第２のＣＶ
ＤＳｉＯ２膜３０を形成する。
スコンタクト形成領域２８上、コレクタコンタクト領域
９上の前記５ｉ０２膜２２、ＰＳＧ膜２５、第１のＣＶ
ＤＳｉＯ２膜２６を窓開きした後、基板上に第２のＣＶ
ＤＳｉＯ２膜３０を形成する。
次いで第４図に示すようにリアクティブイオン（ＲＩＥ
）−Ｃッチング法により第２のＣＶＤ５ｉＯｚ膜３０を
異方性エツチングし、窓開きしたＰＳＧ膜２５の側端部
をこの第２のＣＶＤＳｉＯ２膜３０で囲うようにする。
）−Ｃッチング法により第２のＣＶＤ５ｉＯｚ膜３０を
異方性エツチングし、窓開きしたＰＳＧ膜２５の側端部
をこの第２のＣＶＤＳｉＯ２膜３０で囲うようにする。
次いで第５図に示すように該基板上をポリ５ｉｌＱ３１
で被覆するようにする。
で被覆するようにする。
このポリＳｉ膜３１は後の工程で基板上に〜の配線膜を
形成した時、この鰯が基板のＳｔを浸食するのを防止す
るために設ける。
形成した時、この鰯が基板のＳｔを浸食するのを防止す
るために設ける。
次いでベースコンタクト領域をホトレジストのようなマ
スクを用いて被覆して砒素原子をイオン注入してエミッ
タ領域２７、およびコレクタコンタクト領域２９を形成
する。
スクを用いて被覆して砒素原子をイオン注入してエミッ
タ領域２７、およびコレクタコンタクト領域２９を形成
する。
このようにすれば、砒素原子をイオン注入後、熱処理し
てエミッタ領域を形成する過程で、ｐｓＧＢ’ｉ！２５
の側端部側より燐原子が、〜電極を形成する際のこの鰯
が基板のＳｔを浸食するのを防止するために形成された
ポリＳｉ膜３１内を拡散して基板のベースコンタクト領
域内に導入されるのが防止され、ベースコンタクトが良
好に形成された高信頼度の半導体装置が得られる。
てエミッタ領域を形成する過程で、ｐｓＧＢ’ｉ！２５
の側端部側より燐原子が、〜電極を形成する際のこの鰯
が基板のＳｔを浸食するのを防止するために形成された
ポリＳｉ膜３１内を拡散して基板のベースコンタクト領
域内に導入されるのが防止され、ベースコンタクトが良
好に形成された高信頼度の半導体装置が得られる。
更に基板上が平滑になるので、基板上に形成する〜配線
が断線、或いはショートする現象が除去される。
が断線、或いはショートする現象が除去される。
またエミッタ形成のための砒素原子のイオン注入の際の
マスクとなる第１の５ｉ０２膜２６の側面に形成された
第２の５ｉｚ２１ｅ！３０によりイオン注入領域が狭め
られ、エミッタ領域が微細に形成されるため、高速、高
集積化された半導体装置が得られる。
マスクとなる第１の５ｉ０２膜２６の側面に形成された
第２の５ｉｚ２１ｅ！３０によりイオン注入領域が狭め
られ、エミッタ領域が微細に形成されるため、高速、高
集積化された半導体装置が得られる。
更に基板上を平坦化するためのｐｓｃ膜が耐湿性の良好
な５ｉ０２膜で被覆されるので、耐湿性の向上した高信
頼度の半導体装置が得られる。
な５ｉ０２膜で被覆されるので、耐湿性の向上した高信
頼度の半導体装置が得られる。
以上述べた実施例では、バイポーラ型半導体装置につい
て例を用いて述べたが、本発明の方法はＣＭＯ５半導体
装置にも適用できる。
て例を用いて述べたが、本発明の方法はＣＭＯ５半導体
装置にも適用できる。
以上述べたように、本発明の半導体装置の製造方法によ
れば、基板上を平坦にするために設けたＰＳＧ膜のガラ
スフロー膜の燐原子が、Ｓｉ基板のＳｉと〜配線膜との
〜に依って浸食されるのを防止するために形成したポリ
Ｓｉ膜を拡散して基板のベースコンタクト領域に拡散さ
れることがなくなるため、ベースコンタクトが充分数れ
る高信頼度の半導体装置が得られる効果がある。
れば、基板上を平坦にするために設けたＰＳＧ膜のガラ
スフロー膜の燐原子が、Ｓｉ基板のＳｉと〜配線膜との
〜に依って浸食されるのを防止するために形成したポリ
Ｓｉ膜を拡散して基板のベースコンタクト領域に拡散さ
れることがなくなるため、ベースコンタクトが充分数れ
る高信頼度の半導体装置が得られる効果がある。
第１図より第６図までは本発明の半導体装置の製造方法
の一実施例を工程順に示す断面図、第７図は従来の半導
体装置の製造方法を説明するための断面図である。 図に於いて、 ２１はＳｉ基板、２２はＳｉＯ２膜、２３はベース領域
、２４はホトレジスト膜、２５はＰＳＧ膜、２６は第１
のＣＶＤ５ｉ０２膜、２７はエミッタ領域、２８はベー
スコンタクト領域、２９はコレクタコンタクト領域、３
０は第２の５ｉＯ２１１！ｆ！、３１はポリＳｉ膜を示
す。 ンＬＮｇ乃のうＣ−ス々９引へｓＡ’ニオ【の ｍ 滓省ド所ｎＰＳＧ力゛うｌフロー衰ｋ う１丁めＣＶＤ
Ｓ：Ｏｚｌ勇形八・へ１ｇ２ 図 斗ＩＭＥＪｈ２２ｑ ＣＶＤ Ｓ’＋０２Ｒ（−ｙｂ八
へｘｉｒ第 ３ 図 、ｆ／ｌ−ａ％ｔｑｆｚ、ｎｃＶＤｓ’ｒＯｚｆｌｋＪ
！Ｆｎ工、’？−ｆ ｒｇｌｆｆｉ第４図 ンｉ−両≦Ｅすｂりぢに′ソ５ｉ１７ｆｌづ札ρ（工′
ネｉｇり＠５１１ １１３戸Ｈのエミ、〕４ｔＱ”、コレフヲ麿ｐ％ＥＫ’
ｅすｔ城１）へ゛エネ￥回第 ６ 図
の一実施例を工程順に示す断面図、第７図は従来の半導
体装置の製造方法を説明するための断面図である。 図に於いて、 ２１はＳｉ基板、２２はＳｉＯ２膜、２３はベース領域
、２４はホトレジスト膜、２５はＰＳＧ膜、２６は第１
のＣＶＤ５ｉ０２膜、２７はエミッタ領域、２８はベー
スコンタクト領域、２９はコレクタコンタクト領域、３
０は第２の５ｉＯ２１１！ｆ！、３１はポリＳｉ膜を示
す。 ンＬＮｇ乃のうＣ−ス々９引へｓＡ’ニオ【の ｍ 滓省ド所ｎＰＳＧ力゛うｌフロー衰ｋ う１丁めＣＶＤ
Ｓ：Ｏｚｌ勇形八・へ１ｇ２ 図 斗ＩＭＥＪｈ２２ｑ ＣＶＤ Ｓ’＋０２Ｒ（−ｙｂ八
へｘｉｒ第 ３ 図 、ｆ／ｌ−ａ％ｔｑｆｚ、ｎｃＶＤｓ’ｒＯｚｆｌｋＪ
！Ｆｎ工、’？−ｆ ｒｇｌｆｆｉ第４図 ンｉ−両≦Ｅすｂりぢに′ソ５ｉ１７ｆｌづ札ρ（工′
ネｉｇり＠５１１ １１３戸Ｈのエミ、〕４ｔＱ”、コレフヲ麿ｐ％ＥＫ’
ｅすｔ城１）へ゛エネ￥回第 ６ 図
Claims (1)
- 【特許請求の範囲】 半導体素子形成領域を設けたシリコン（Ｓｉ）基板（２
１）上に二酸化シリコン膜（２２）を形成後、燐珪酸ガ
ラス（２５）膜を形成して該燐珪酸ガラス膜（２５）を
溶融する工程、 該基板（２１）上に第１の化学蒸着法による二酸化シリ
コン膜（２６）を形成後、不純物導入領域上の第１の化
学蒸着法による二酸化シリコン膜（２６）、溶融した燐
珪酸ガラス膜（２５）、二酸化シリコン膜（２２）を窓
開きする工程、 該基板（２１）上に第２の化学蒸着法による二酸化シリ
コン膜（３０）を形成後、該二酸化シリコン膜（３０）
を異方性エッチングする工程、 該基板（２１）上にポリシリコン膜（３１）を形成後、
前記窓開きした箇所より基板（２１）に不純物原子を導
入する工程を有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP297586A JPS62160730A (ja) | 1986-01-09 | 1986-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP297586A JPS62160730A (ja) | 1986-01-09 | 1986-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160730A true JPS62160730A (ja) | 1987-07-16 |
Family
ID=11544369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP297586A Pending JPS62160730A (ja) | 1986-01-09 | 1986-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177539A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体装置及びその製造方法 |
| JPH01212451A (ja) * | 1988-02-20 | 1989-08-25 | Sony Corp | 半導体装置の製法 |
| JPWO2015194590A1 (ja) * | 2014-06-18 | 2017-04-20 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1986
- 1986-01-09 JP JP297586A patent/JPS62160730A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177539A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体装置及びその製造方法 |
| JPH01212451A (ja) * | 1988-02-20 | 1989-08-25 | Sony Corp | 半導体装置の製法 |
| JPWO2015194590A1 (ja) * | 2014-06-18 | 2017-04-20 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US10050133B2 (en) | 2014-06-18 | 2018-08-14 | Fuji Electric Co., Ltd. | Application of thin insulating film layer in semiconductor device and method of manufacturing semiconductor device |
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