JPS62162904A - パタ−ン欠陥判定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プリント板や集積回路などにおけるパターン
を検査するための装置に係り、特に２つの同一形状を有
するとされるパターンを比較することによって、もしも
相違が存在する場合には欠陥として判定するようにした
パターン欠陥判定装置に関するものである。

〔発明の背景〕

第１２図はパターン検査装置の一例での全体構成を示す
が、これによる場合パターン比較のための回路規模が徒
らに大きなものとなっている。

即ち、ＸＹテーブル１上に載置されている被検査パター
ン２は、対物レンズ３を介して、パターン検出器４で撮
像される。その撮像信号は２値化回路５で２値化された
うえ、被検査パターン信号１０となる。そして被検査パ
ターン信号１０は、同期信号発生器８の信号に同期して
、標準パターン発生装置６から読み出された標準パター
ン信号９と。

欠陥判定装置７において比較されることによって、欠陥
検査が行われるようになっている。

ところで、これまでのパターン欠陥判定装置においては
、被検査パターンと標準パターンとを重ね合せつつ、各
パターン信号の入力に同期して、実時間で検査が行われ
ているのが実状である。

第１３図はこれまでの欠陥判定装置の概要を示したもの
である。第１２図の被検査パターン信号１０、標準パタ
ーン信号９に相当する信号の内容は、それぞれ、シフト
メモリ１３．１２上で２次元状に配列展開されたうえ、
被検査パターンにおける局所領域が所定画素数（ｎ×ｎ
）のウィンドウＦ。、０により切り出されるようになっ
ている。これと同様にして、Ｉ！準パターンからもその
局所領域対応のパターンが切り出され、両パターン間で
対応画素毎にパターン比較が行なわれるようになってい
るものである。

但し、一般的には被検査パターンの製作時での誤差や、
パターン検出誤差に伴い発生するＸ、Ｙ両方向の位置ず
れ誤差（±ｍ画素）を許容すべく図示のような回路構成
達とられる。即ち、大きさが（２ｍ　＋　１　）　Ｘ　
（２ｍ　＋　１　）画素の位置ずれ許容範囲内の全面を
、（ｎ×ｎ）の大きさを持ち。

かつ、Ｘ、Ｙ各方向に１画素ずつ、ずらして配置された
ウィンドウＧ　ｍｒＴａｔ　Ｇ１１ｔ　ｍ−１”・ｔ　
ａｏｔｏ？　”・Ｇ−□１．−□０１．−ｍの各々より
切り出されたパターンと、ウィンドウＦＯｙＯからのパ
ターンとが比較判定器群１４で比較される構成となって
いる。

比較判定器各々の判定結果はオアゲート１５で論理和が
とられ、比較判定信号１１として得られるが、もしも比
較判定器の何れかでパターンが一致していれば、比較判
定信号は所謂ハイレベル状態として得られることとなる
。

しかしながら比較判定器各々では、第１４図で示すよう
に、切り出しパターンにおける（ｎ×ｎ）画素毎に対応
して排他的論理和ゲート群１６で排他的論理和をとる必
要がある。また比較判定器各々について多大カッアゲー
ト１７などが要求される他、０２個の排他的論理和ゲー
トが要求されるものとなっている。このことは即ち、標
準パターンの切り出しウィンドウＧ　ｍｙｍ＋　Ｇｍ−
１ｐｍｓ・・・＋　Ｇ−１ｅｔ　−ｍ全体については比
較判定器が（２ｍ＋１）’個、要求されることを意味し
、更には、ｎ”Ｘ（２ｍ＋１）’個の排他的論理和ゲー
トが要求されることとなる。

例えばウィンドウの大きさを５×５画素（ｎ　＝５）と
し、位置ずれ許容値をＸ、Ｙ方向に±５５画素ｍ＝５）
とすれば、排他的論理和ゲートの数だけで実に ３０２５　（＝　５”　Ｘ　（２Ｘ　５　＋　１）”）
個必要となる。このことは回路パターンの微細化および
高密度化に伴い、パターン検出時の画素サイズが微小化
し、許容すべき位置ずれ量ｍも相対的に大きくなる傾向
を考えれば１回路規模および配線ライン数の膨大化を意
味している。

尚、この種の装置に関連する公知例としては“オートマ
チック　インスペクション　オブ　マスク　デフエクツ
（Ａｕｔｏ＋ａａｔｉｃ　　Ｉｎｓｐｅｃｔｉｏｎｏｆ
Ｍａｓｋ　　Ｄｅｆｅｃｔｓ）　（Ｓ　Ｐ　Ｉ　Ｅ　　
Ｖｏｌ、　１００　Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ　　
Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ　ＩＩ　１９７７年
、Ｐ２６〜３６）や、「局所的特徴の抽出と比較による
回路パターンの欠陥検出法」　（電子通信学会論文：昭
５８−論３９５．　Ｐ−１１７）等が挙げられる。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点を除去し、高
速・実時間でのパターン欠陥検出を、回路構成を簡単に
して行い得るパターン欠陥判定装置を提供するにある。

〔発明の概要〕

この目的のため本発明は、被検査パターンの重複検査を
低減することによって回路規模の小型化を図るべく被検
査パターン上からｎ×ｎ画素の局部領域パターンをＸ方
向に２画素間隔、Ｙ方向には１画素毎の周期で逐次切り
出すようにし、この切り出された局部領域パターンと、
これに対応する位置ずれ許容範囲内の標準パターン各々
とを比較し、この比較結果から欠陥の有無を判定するこ
とによって被検査パターン全面を検査すべくなしたもの
である。

〔発明の実施例〕

以下、本発明を第１図から第１１図により説明する。

先ず第２図により本発明の概要について説明すれば、本
発明はパターン欠陥判定処理をパイプライン方式により
パターン検出に同期して実時間で行なうべくなしたもの
であり、その概要は以下のようである。

即ち、シフトメモリ１３上における被検査パターンから
は先ず水平走査方向にｎＸ１画素の局所領域パターンｆ
ｏが２画素間隔に逐次切り出され、保持される。

これと、標準パターンの位置ずれ許容範囲内から上記領
域と同じ大きさにシフトメモリによって切り出された局
部領域パターン検出各々との間で比較が同時並行して、
比較判定装置２２で行われる。

この結果、一致不一致を表わす２値の判定値が得られる
ようになっている。

この後、上記判定値は局部領域パターン欠陥検出に順次
シフトメモリに入力され、検査パターンに対応して２次
元状に配列される。一方、この配列データからは垂直走
査方向にＩ×ｎ画素（Ｘ方向に１．Ｙ方向にｎ）の領域
を逐次、切り出したうえ、この判定値が全て一致信号で
あるか否かを判定する。

以上のように組合せることで結果的にｎ×ｎ画素の２次
元状の局部領域Ｆ（Ｘｏｔ　ｙｏ）の比較結果が得られ
るようになっている。

より具体的に説明すれば、被検査パターンからのｎＸ１
画素の切り出し領域ｆＯに対しては、＃Ａ準パターン上
の対応する位置にはＹ方向の位置ずれ許容値±ｍ画素の
範囲内の（２ｍ＋１）個の局部領域を切り出すためのｎ
Ｘ１画素のウィンドウｇ　ｌｌ＋　ｇ　ｍ−１ｔ・・・
２ｇ−１が並列に設けられ、ウィンドウｇ＋＋＋＋・・
・９ｇ−１各々からのパターンと、領域ｆ、からのパタ
ーンとの間で同時に並行して比較が行なわれるようにな
っているものである。

各結果はウィンドウｇｍ＋ｇｍ−１，・・・２ｇ−１に
対応して設けられたシフトメモリ及び切り出し判定回路
により同時に並行して認識処理される。

更に領域ｆＯからのパターンはそのままにして切り出し
、ウィンドウｇ　ｒａｍ　ｇ　ｎ＋−１ｖ・・・９ｇ−
１各々からのパターンはＸ方向の位置ずれ許容値（＋ｍ
〜−ｍ画素）の範囲内で１画素単位にずらして、前記領
域ｆＯからのパターンと比較されて、これらの比較結果
も先の場合と同様にシフトメモリを介して切り出し判定
回路により認識処理されるようになっている。

ウィンドウｇｍａｓｇ＋ａ−１ｔ・・・９ｇ−１対応の
認識処理結果は、その後、論理和がとられ、シリアル・
イン・パラレルアウトのシフトレジスタを介し。

再度、論理和がとられることによって、最終的な比較判
定信号２３（第２図）が得られる。

さて本発明を具体的に説明すれば、第１図は本発明に係
る欠陥判定装置の一実施例の基本構成を示したものであ
る。以下、切り出し領域ｎ×ｎと位置ずれ許容範囲＋ｍ
〜−ｍが、ｎ＝５．ｍ＝４である場合について説明する
。

標準パターン信号９（第１図左上）と被検査パターン信
号１０は、各々、２次元パターン上からｙｌ＝１　：　
　Ｘｉ＝　ｌ　ｔ　２　＋　”’＋　ｋｙｉ＝２　；　
　Ｘ４＝１ｇ　２Ｈ・・・、にといった具合に、クロッ
クに同期して１画素単位に直列に、欠陥判定装置内のシ
フトメモリ１２．１３にシフト入力されるものとなって
いる。

ここで標準パターン信号９は、シフトレジスタ１８を介
されてから、シフトメモリ１２に入力される。

シフトレジスタ１８は４（＝ｍ）ビット長を持つシリア
ルイン・シリアルアウトのもので、被検査パターン信号
ＩＯに対して標準パターン信号９を相対的に４画素分遅
延させるべく機能するものとなっている。

またシフトメモリ１２は、１走査ライン幅ＩＨに相当す
る長さを持つシフトレジスタが８（＝２ｍ）段、設けら
れたものとして構成され、シフトレジスタ１８から順次
、出力される４画素分遅れの標準パターン信号９を、２
次元画像データに配列させるようになっている。

更にシフトレジスタ群１９は、この配列パターン上から
パイプライン処理で水平方向に５（＝ｎ）画素分、垂直
方向には９（＝２ｍ＋１）画素分をクロックに同期して
逐次切り出すもので、５ビツト長のシリアルイン・パラ
レルアウトのシフトレジスタ１９−１ないし１９−９よ
り構成されている。

一方、シフトメモリ１３は１走査ライン幅ＩＨの長さを
持つシフトレジスタが４（＝ｍ）段、設けられた構成で
ある。被検査パターン信号１０はシフトレジスタ１８か
らの標準パターン信号に対して、垂直方向に４画素分、
即ち、４上分遅延されて、シフトメモリ１３からシリア
ルに出力される。

シフトレジスタ２０は、シフトメモリ１３からの出力信
号をうけて画素を切り出すための５　（＝　ｎ　）ビッ
ト長のシリアルイン・パラレルアウトのレジスタである
。

従って以上の回路により、シフトレジスタ２０上に切り
出した５×１画素の被検査パターンに対して、シフトレ
ジスタ１９−１ないし１９−９上に切り出される各々５
×１画素の標準パターンは、水平方向に一４画素分、垂
直方向に＋４〜−４画素分ずれた画素群となる。

これらのパターン切り出し動作を第５図（ａ）。

（ｂ）に示す例で具体的に説明する。同図は、標準パタ
ーン（ａ）と被検査パターン（ｂ）上の対応する画素に
位置ずれが無い場合であって、同一パターンが存在する
ときを示す。

被検査パターン上から５Ｘ１画素のｆ（Ｘｏｐ　ｙｏ）
がシフトレジスタ２０（第１図左下）に切り出されたタ
イミングを考える。シフトレジスタ１９−１ないし１９
−９上には第５図（ａ）に示されるように、ｇ（ｘｏ−
４＋　ｙｏ＋４）＋　ｇ（ｘｏ−４ｔ　ｙｏ＋３）ｔ・
・・＋　ｇ（ｘｏ　　４＋　ｙｏ　　３）の各々５×１
画素のパターンが切り出されるようになっている。

シフトレジスタ２０．１９−１ないし１９−９には。

パターンがクロック信号と同期して順次Ｘ　ＯｅｘＯ＋
＋＋・・・と水平方向に１画素ずつ移動しながら切り出
される。そして１水平走査方向の切り出し終了後は、更
に垂直方向に＋１画素移動しては水平方向の先頭に戻り
、再び同様に水平方向の移動及び切り出しが繰り返され
る。この結果、検査パターン及び標準パターンが全面走
査されることとなる。

ところでレジスタ２１　（第１図）はシフトレジスタ２
０で切り出されたパターンを９（＝２ｍ＋１）クロック
毎にサンプリング入力し、それまでの間はその切り出さ
れたパターンを保持する。

この保持パターンとシフトレジスタ１９−１ないし１９
−９各々で切り出されたパターンとが比較判定回路２２
−１ないし２２−９内の比較回路２２−１−１．２２−
２−１・・・、２２−９−１で同時並行して比較される
ようになっている。

ここで、レジスタ２０とシフトレジスタ１９−１での切
り出しパターンを考えると、９クロツクの間はレジスタ
２０での切り出しパターンｆ（Ｘｏｐ　ｙｏ）は一定で
あるが、シフトレジスタ１９−１での切り出しパターン
はｇ（ｘｏ　　４＋　ｙｏ＋４）ｔ　ｇ（ｘ。

３＋ｙｏ＋４）ｒ・・・ｖ　ｇ　（Ｘｏ＋　ｙＯ＋　４
　）　＊・・・。

ｇ　（ｘｏ”　４ｐ　ｙｏ　＋　４　）の順序でクロッ
ク毎に変化する。

従って、前記９クロツク間では垂直方向に＋４画素ずれ
た位置での水平方向に一４〜＋４画素ずらされた範囲に
おける各々のパターンとの一致判定結果が、比較回路２
２−１−１より逐次得られる。

同様にシフトレジスタ１９−２ないし１９−９によって
は垂直方向に＋３画画素−４画素ずらされた位置の各々
における、水平方向−４〜＋４画素ずらした範囲の各々
のパターンが切り出され、比較回路２２−２−１　、・
・・、２２−９−１からは一致判定結果が逐次得られる
こととなる。

第６図（ａ）、　（ｂ）は、以上の動作を説明するため
のもので、レジスタ２０　（第１図）にｆ　（Ｘｏｔ　
ｙｏ）のパターンが保持された後、５クロツク経過後の
状態を示したものである。シフトレジスタ１９−１ない
し１９−９には、それぞれ、ｇ（Ｘｏｙ　ｙｏ＋４Ｌｇ
（ｘｏ＋　ｙｏ＋３）＋・・・＋　ｇ（ｘｏ＋　ｙｏ　
　４）が切り出されているが、このときの回路の状態を
第７図に示す。

レジスタ２０．シフトレジスタ１９−１ないし１９−９
には、それぞれｆ　Ｃｘｏｅ　ｙｏ）　＋　ｇ（Ｘｏｔ
　ｙｏ　＋４）＊　ｇ（Ｘｏｔ　Ｖｏ”３）ｅ・・・ｒ
　ｇｃｘｏｅ　ｙｏ　　４）の各パターンが切り出され
、比較回路２２−１−１　。

・・・、２２−９−１からは一致判定結果が図示のよう
に出力されるようになっている。

第６図（ａ）、　（ｂ）に示す例では標準パターンと被
検査パターンとの間には相対的な位置ずれがないと仮定
している。そこで比較回路２２−５−１（第７図）のみ
が一致判定信号「１」を、他は不一致信号ｒＯＪを出力
する。なお、比較回路２２−１−１、・・・、２２−９
−１の構成は各々同一である。

因みに比較回路２２−１−１は、第３図に示すように、
各画素毎に排他的論理和がとられ、ノアゲートで論理積
を採ることによって一致判定結果が得られる構成となっ
ている。

比較回路２２−１−１等の出力結果は、それらに対応し
て設けられたシフトメモリ２２−１−２（第１図）等に
逐次入力される。

シフトメモリ２２−１−２　、・・・、２２−９−２は
同一の回路構成を採り、第４図に示すように、１走査ラ
イン幅ＩＨ長のシフトレジスタ５段より構成されている
。この一致判定信号は２次元に展開された後、この展開
データ上から垂直方向における５ビツトの判定結果の論
理積が、切り出し判定回路としてのアンドゲート２２−
１−３ないし２２−９−３で求められ、クロックに同期
して出力される（第１図）。

この出力結果が標準パターン上における各切り出し位置
についての５Ｘ５　（ｎ×ｎ画素）ビットの切り出しパ
ターンに対する一致判定信号となるものである。

この回路の動作を第５図（ａ）、　（ｂ）に示す具体例
について第８図及び第９図に示す。

第８図は一致判定信号が（第７図）がシフトメモリ２２
−５−２に入力されてから４走査ライン（４Ｈ）期間の
パターン走査が進行した後におけるシフトメモリ２２−
５−２の内部状態を示したものである。その５段目のシ
フトレジスタにおける「１」は４Ｈ分シフトされ出力さ
れた一致判定信号を示している。即ち、第５図（ａ）　
、　（ｂ）におけるｆ（Ｘｏｔ　ｙｏ）とｇ（ｘｏｔ　
ｙｏ）との一致検出結果である。

同様に４段目におけるそれはｆ　（ｘ６．　ｙＯ＋　１
　）とこれに対応する標準パターンｇ　（Ｘｏｔ　ｙｏ
　＋　１　）との一致検出結果であり、第３段目、第２
段目、第１段目におけるそれはｆ（Ｘｏｔ　ｙｏ　＋　
２　）　、　ｆ（Ｘｏｔ　ｙｏ＋３）　、ｆ（Ｘｏｔ　
ｙｏ＋４）の各々と対応するｇ（ｘｏ＋　ｙｏ＋２）、
ｇ（ｘｏ＋　ｙｏ＋３）、ｆ（Ｘｏｔ　ｙｏ＋４）との
一致検出結果となっている。

また「０」は、各ｆ（Ｘｏｔ　ｙｏ）ないしｆ（Ｘｏｔ
ｙｏ＋４）が同−ｙ座標でＸ方向−１〜−４画素の各位
置において対応パターンがないと判定したことを示して
いる。

さて第９図は第８図に示す状態より（ＬＨ−１）クロッ
ク後のシフトメモリ２２−５−２の状態を示したもので
ある。そして被検査パターンの５×５切り出しパターン
に相当するｆ（ｘｏｙｙｏ）〜ｆ（Ｘｏｙ　ｙｏ＋４）
（以下、Ｆ（Ｘｏｔ　ｙｏ）と定義する）が、標準パタ
ーンの対応位置に存在していることがアンドゲート２２
−５−３で検出される６第９図以前の４クロック期間と
、これ以後の４クロック期間内に出力される「０」の出
力値は、上記Ｆ（Ｘｏｙ　ｙｏ）のパターンに対して標
準パターン上の同じｙ座標上でＸ座標が−４〜−１画素
と、＋１〜＋４画素ずれた各位置に該当パターンがなか
ったことを示している。

以上、比較判定回路２２−５の動作を説明したが、比較
判定回路２２−１ないし２２−４．２２−６ないし２２
−９においても同様に、ｙ座標が−４〜−１゜＋１〜＋
４画素ずれた各位置において、Ｘ方向の位置ずれ許容範
囲一４〜＋４画素における上記Ｆ（Ｘｏ＋　ｙｏ）のパ
ターンの一致判定結果が逐次クロックに同期して出力さ
れるようになっている。

ここで再び第１図に戻って説明する。

オアゲート２２−１０は比較判定回路２２−１ないし２
２−９の各出力値の論理和を求めるもので、Ｘ方向の位
置ずれ許容範囲としての一４画素〜＋４画素ずれた各位
置に該当パターンがある時「１」、無いとき「０」を求
め、Ｘ方向の位置ずれ許容範囲としての一４画素〜＋４
画素の各位置におけるこの判定結果はクロックに同期し
、９クロック期間に亘って出力されたうえ、シフトレジ
スタ２２−１１に入力される。

シフトレジスタ２２−１１に、この９クロック期間の判
定結果が入力されると、その出力結果からＸ・Ｙ方向−
４〜＋４画素の範囲内における上記Ｆ（Ｘｏ＋　ｙｏ）
の該当パターンの有無が求められる６即ち、第５図（ａ
）、　（ｂ）に示す具体例に対応する第１Ｏ図に示す動
作状態から明らかなように、シフトレジスタ２２−１１
上に「１」がオアゲート２２−１ｏより入力される結果
、パターン一致の判定値「１」がオアゲート２２−１２
より得られるものである。

第１図に示すレジスタ２Ｉにサンプリング入力される各
々の被検査パターンに対して上記した判定を逐次行ない
、標準パターン上の位置ずれ許容範囲内に該当パターン
が存在すれば「１」、無ければｒＱＪと判定しつつ、被
検査パターン全面の検査が実行されるようになっている
。

ところで以上述べたパターン欠陥判定では、Ｆ（Ｘｏｔ
　ｙｏ）のサンプリング間隔ａを位置ずれ許容範囲２ｍ
＋１より小さく設定し得ない。このためＦ（ｘｏｔ　ｙ
ｏ）のウィンドウ幅ｎがｎ　（２ｍ　＋１となる場合に
は、検査し得ない領域が生じることになる。

このような不具合を解消するためには、ウィンドウＦ（
ｘｏ＋　ｙｏ）のサンプリング間隔０をＱく２ｍ＋１と
する必要があり、この目的を達成するためには第１１図
に示すような回路構成とすればよい。

第１１図ＬｔＦ（ｘｏｔ　ｙｏ）の切り出しウィンドウ
の大きさを５×５（即ちｎ＝５）、位置ずれ許容値ｍを
±５画素（比較判定範囲２ｍ＋１＝１１画素）とした場
合での構成例を示し、Ｆ（Ｘｏ＋　ｙｏ）のサンプリン
グ間隔悲＝４画素を実現したものである。

この場合にはシフトレジスタ１８′およびシフトメモ１
月２’、１３’はそれぞれ５ビツト長、１０段構成、５
段構成とされるが、特に異なる点はシフトレジスタ群１
９’、シフトレジスタ２０′およびレジスタ２１′は１
３ビツト長とされていることである。　この１３ビツト
は図示（１９’、第１１図）のように一部ビットが重複
した状態で５ビット単位に３つに区分されたうえ、区分
対応の比較判定装置１６Ａ−１６ｃで同時並行して比較
判定処理されるようになっている。

本発明は以上のようなものであるが、理論的にはシフト
レジスタ群１９　（第１図）　、　１９’　（第１１図
）やシフトレジスタ２０．２０’は必ずしも必要とはさ
れない。ただ実際のＩＣに素子においてはシフトメ−Ｔ
−１月２．１２’、　１３．１３’を構成する個々のシ
フトレジスタとしては入出力ピン数の制限よりしてパラ
レル出力形式をとり得す、したがって外部にパラレル出
力形式のシフトレジスタ群１９．１９’やシフトレジス
タ２０．２０’が設けられているのである。

これまでにあっては排他的論理和ゲートのＩＣが多く要
されていたが、本発明による場合はその数が大幅に低減
されていることから、全体としてのＩＣの数ばかりか、
ＩＣ間布線数も大幅に低減されることになる。

〔発明の効果〕

以上説明したように本発明による場合は、被検査パター
ンの標準パターンとの比較によるパターンの欠陥を高速
、且つ実時間で回路規模小さくして検出し得るという効
−果がある。

【図面の簡単な説明】

第１図は本発明によるパターン欠陥判定装置における要
部の一実施例での基本構成を示す図、第２図は第１図の
要部の概要を説明するための図、第３図は被検査切り出
しパターンと標準切り出しパターンとを比較するための
具体的構成を示す図、第４図は比較結果を２次元に配列
させるためのシフトレジスタの構成を示す図、第５図（
ａ）、　（ｂ）はパターン切り出し動作を説明するため
の図であって（ａ）は標準パターンに、（ｂ）は被検査
パターンに、それぞれ対応する図、第６図（ａ）、　（
ｂ）はそれぞれ第５図（ａ）、　（ｂ）が５クロツク経
過した後の動作を説明するための図、第７図は第５図の
状態から５クロツク経過後の第１図の要部の状態を説明
するための図、第８図は第７図の一致判定信号が出力さ
れてから４走査ライン期間経過後のシフトメモリの内部
状態を示した図、第９図は第８図に示す状態より（ＬＨ
−１）クロック経過後のシフトメモリの内部状態を示し
た図、第１０図はオアゲートとシフトレジスタの接続関
係を説明するための図、第１１図は第１図の要部の他の
実施例を示す図、第１２図は従来のパターン検査装置の
一例における全体構成図、第１３図は第１２図の要部の
概要構成図、第１４図は被検査切り出しパターンと標準
切り出しパターンとを比較するための具体的回路構成を
示す図である。 １２、１２’、　１３．１３’・・・シフトメモリ（パ
ターン２次元配列用）　、ｔｇ、　ｔｓ’・・・シフト
レジスタ（遅延用）　、１９．１９’・・・シフトレジ
スタ群（標準パターン切り出し用）　、２０．２０’・
・・シフトレジスタ（被検査パターン切り出し用）　、
２１．２１’・・・レジスタ（被検査切り出しパターン
保持用）　、２２．２２Ａ〜２２Ｇ・・・比較判定装置
、２２−１〜２２−９・・・比較判定回路、２２−１−
１．２２−２−１．・・・、２２−９−１・・・比較回
路（切り出しパターン比較用）　、　２２−１−２．２
２−２−２．・・・、２２−９−２・・・シフトメモリ
（比較結果２次元配列用）、２２−１−３．２２−２−
３．・・・、２２−９−３・・・アンドゲート（比較結
果切り出し判定用）　、２２−１０．２２−１２・・・
オアゲート、　２２−１１・・・シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. １、撮像された被検査パターンの映像信号が２値化され
   たうえ被検査パターン信号として、該パターン信号に同
   期して発生される標準パターン信号との間で一定以内の
   相対的位置ずれが許容された状態でパターンの比較が行
   なわれるべくなしたパターン欠陥判定装置であって、標
   準パターン信号をｍ（ｍ；正の整数）画素分遅延せしめ
   た状態で１水平走査ライン幅容量のシフトレジスタが２
   ｍ段縦続接続されているシフトメモリにシフト入力せし
   めるとともに、上記遅延された標準信号および各シフト
   レジスタ出力をそれぞれｎ（ｎ；正の整数）画素以上の
   容量の並列出力形式のシフトレジスタに切り出す一方、
   被検査パターン信号を１水平走査ライン幅容量のシフト
   レジスタがｍ段縦続接続されているシフトメモリにシフ
   ト入力せしめるとともに、最終段シフトレジスタ出力を
   ｎ画素以上の容量の並列出力形式のシフトレジスタに切
   り出したうえレジスタにｌ（ｌ；正の整数）画素クロッ
   ク周期毎に保持せしめ、該レジスタの並列出力と標準パ
   ターン切り出しに係る２ｍ＋１個の上記シフトレジスタ
   の並列出力各々との間の対応するｎ画素区分毎のパター
   ン比較結果はｎ画素区分毎に、２ｍ＋１個の上記シフト
   レジスタ対応に設けられ、且つ１水平走査ライン幅容量
   のシフトレジスタがｎ段縦続接続せしめられているシフ
   トメモリにシフト入力されるとともに、該シフトレジス
   タ各々の出力は論理積され、２ｍ＋１個の上記シフトメ
   モリ各々からの論理積結果は論理和されたうえ並列出力
   が論理和されている２ｍ＋１画素容量のシフトレジスタ
   にシフト入力されることによって、水平、垂直方向に±
   ｍ画素の位置ずれを許容した状態でｎ×ｎ画素の大きさ
   の被検査パターンの標準パターンとの比較が行われる構
   成を特徴とするパターン欠陥判定装置。