JPS6216295A - ダイナミツクランダムアクセスメモリ - Google Patents

ダイナミツクランダムアクセスメモリ

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JPS6216295A
JPS6216295A JP61099261A JP9926186A JPS6216295A JP S6216295 A JPS6216295 A JP S6216295A JP 61099261 A JP61099261 A JP 61099261A JP 9926186 A JP9926186 A JP 9926186A JP S6216295 A JPS6216295 A JP S6216295A
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JP
Japan
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sense amplifiers
bit lines
memory cells
memory
bit line
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JP61099261A
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ロナルド・エイ・バーグハード
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Intel Corp
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明はダイナミックランダムアクセスメモリ（以下Ｄ
ＲＡＭと言う）の分野に関するものであり、特に、１つ
の列状に折りたたまれた複数のセルを有するＤＲＡＭに
関する。
〔発明の背景〕
従来のＤＲＡＭ配列は２つの基本的な構成のうちのどれ
かの構造を有する。第一の構造は金属製ワード線と折シ
たたみのないビット線を使用している構造であり、その
第二は折りたたみビット線と金属製ワード線を使用して
いる構造である。第一の構造は早い速度を特徴とするが
、第二の構造の折りたたみビット線は低ノイズを特徴と
する。しかしながら、先行技術においては、１本の折り
たたみビット線と２本の金属製ワード線とを結合した配
列構造がなかった。本発明の目的は、ＤＲＡＭに金属製
ワード線・折シたたみビット線構造を適用することであ
る。
先行技術については第一図で詳しく説明する。
〔発明の概要〕
本発明は、低ノイズの折りたたみビット線と高速の金属
製ワード線とを組み合せたＤＲＡＭ配列に関する。ワー
ド線は４番目毎のアクセストランジスタに接続し、これ
によって折りたたみ構造と適切な金属線間ピンチを可能
にしている。２５９キロの構造では、メモリセルは２つ
の同様なグループに分割されている。多重検知増幅器は
メモリの各グループと、メモリのグループの間に設置さ
れた行デコーダに接続している。このようにして、高速
低ノイズＤＲＡＭチップがグイ面積を犠牲にすることな
く得られる。
〔発明の実施例〕
本明細書では金属性ワード線と折りたたまれたビット線
構成とを利用して高速で効果的なメモリ配列を達成した
ＤＲＡＭについて説明する。以下の説明では本発明の全
体的な理解のために、例えば、グイ面積というような多
数の特定の細部用語を使用する。しかしながら、当業者
には、これらの用語についての詳しい説明を行わなくと
も本発明を実施できるであろう。また、本発明の要部が
不明になるのを防止するため公知の電気回路の詳しい説
明は省略する。
本発明は２５６Ｋ　ＤＲＡＭのメモリを正に実現した。
これは５ボルトで動作する。本発明の新規性は金属ワー
ド線を折りたたんだビット線と共に使用し、その結果高
速、低ノイズな高密度メモリ配列を実現した点にある。
先行技術のＤＲＡＭ 本発明の特徴を最も良く理解するために、従来のＤＲＡ
Ｍ配列構造を説明する。従来のＤＲＡＭ配列の一部を第
１図に示す。
多数のメモリセルがビット線１６及び１Ｔの各々に接続
している。各セルがトランジスタとコンデンサとを有し
ている。第１図に示すように、トランジスタはゲート１
４を有している。ゲート７４は本実施例ではポリシリコ
ンでできている。このトランジスタのソースは拡散領域
７３でおり、マたドレインも亦拡散領域７５で示される
。ソースはまた、拡散領域が存在しないならば、コンデ
ンサのシリコン表面になる。ポリゲート７４は接続点１
９の部分でワード線１４と接続する。ビット線１６は拡
散接続点２０でドレイン７５と接続している。本発明の
実施例においては、ビット線はドープされたポリシリコ
ンでできている。コンデンサはソース拡散領域Ｔ３を覆
う多結晶層７１で形成される。ソース領域と多結晶層間
には酸化物層が介在する。これらのセルは第１図に示す
ワード線１２乃至１５によって駆動される。ビット線１
６はその長さ方向に沿って接続点１８及び２０でセルと
接続している。信号がワード線１４に発生すると、信号
はゲート７４で受信されてトランジスタを動作させる。
コンデンサＴ１に充電された電荷は、ドレイン７５へ転
送され、接続点２０でビット線１６によって検知される
。
第１図に示した配列のセル群は２つのグループに分割さ
れ、これらグループ間に検知増幅器の列が存在する。検
知増幅器１１はビット線１６及び１７に接続している。
検知増幅器はこれに接続しているビット線から信号を受
信する。検知増幅器は交叉接続したトランジスタを有す
る構成になっているが、ヒれについては１９８３年２月
２８日出願の米国特許願第４７０．４５４号の明細書’
ＣＭＯ８ＤＲＡＭ＃に説明されている。なお、この特許
願の出願人は本願の出願人と同一である。
金属層はワード線を作るのに使用される。金属製ワード
線は、ポリシリコン製ワード線よりも、金属の抵抗値が
低いので信号速度が大きくなるため、好んで使用される
。本明細書で説明する金属ワード線を利用した配列構造
であると、この配列構造での信号を検知するのに５〜１
０ナノ秒を要する。もしポリシリコン製ワード線を用い
ると２０〜４０ナノ秒が必要となってしまう。金属製ワ
ード線使用の第２の利点は、ビット線が最も幅のせまい
方向でセルと交叉することである。このことによって、
小さなピット線容量／セル比（通常は騒の値）が得られ
る。１ビツト線あたりより多くのセルを有する高密度Ｄ
ＲＡＭであると、１セルあたりのピット線容量は限界値
になる。金属製ワード線を使用した従来のＤＲＡＭは折
シたたみでないビット線構造（第１図に示すように）で
あるため、ビット線容量がよυ小さくなるという利点が
十分に発揮されなかった。このことは折りたたみでない
構造では、折シたたみビット線の場合よシ必然的にノイ
ズが大きいという理由から、付加検知信号を必要とする
からである。第１図に示す折りたたみでない構造では、
例えば検知増幅器１１で示される検知増幅器がセル群の
各ブロックからのビット線１６及び１Ｔに接続する。ビ
ット線１７にノイズがあると、同じようなノイズがビッ
ト線１６にも生じるとは限らない。このようにビット＠
１７にノイズがあり、ビット線１６にノイズがない場合
を考えると、ゲートがビット線１７に接続した検知増幅
トランジスタは、ゲートをビット線１６に接続した検知
増幅器トランジスタが動作する前に、導通し、且つ後者
のトランジスタ（ゲートを線１６に接続したトランジス
タ）が導通するのを阻止するかもしれない。このように
なると、検知増幅器１１に接続したビット線上の信号を
誤まって読むことになる。この問題を解決するために、
先行技術では、ビット線信号を参照し且つその信号がノ
イズのために弱くなっている時に信号電圧を上げる手段
を使用している。
本発明の実施例 金属性ワード線構造の利点（１セルあたりの低ビツト線
容量＞Ｕセルの基本的な構造を変えることなく折りたた
みビット線構造が利用できれば、十分に発揮される。折
りたたみビット線忙ついては１９８３年２月２８日出願
の米国特許願第４７０　、４５４号’ＣＭＯ８ＤＲＡＭ
’に詳しく説明されており、本特許出願人がこの米国出
願の譲受人である。本発明では、第２図に示すような構
造を利用して折りたたみビット線を導入している。検知
増幅器２１はセル群の唯一のブロックからのビット線に
接続している。従って、ブロックの１つのビット線にノ
イズがあると、他のビット線にも同様にノイズが生じる
。検知増幅器２１にはいる両方の線は同じ量のノイズを
有するため、ノイズの影響は消えてしまう。検知増幅器
２１内の２つのトランジスタはノイズにも拘らず同時に
導通し、信号を参照したりあるいは増幅したりする必要
はない。もし、１つのビット線を基準に他のすべてのビ
ット線を差動的に検知することができるなら、ビット線
を使用することができる。（もし１つの検知増幅器で近
接したビット線群を検知できたなら、ビット線間の差動
を得ることは不可能である。）しかし、このことを達成
するために、ワード線はセル内を２回通９抜けなければ
ならず、その半分はセルに接続している。第２図に示す
ように、ワード線２２は接続点３１及び３２において見
られるように４番目ごとのセルと接続している。もしも
他の各セルが１本のワード線によって選択されるならば
、ビット線間の差動は何も生じない。たとえば、第３図
に示すように、ワード線３Ｔがビット線３８と３９との
間のトランジスタに加えてビット線４０と４１との間の
トランジスタを選択すると、ワード線が選択された時に
検知増幅器３５はビット線３９と４１の両方に生じたデ
ータ信号を受信するだろう。また、検知増幅器が一４番
目毎のビット線を検知すると、ワード線は、他のトラン
ジスタに接続する。しかしながら、そのような構成であ
ると検知増幅器に接続して重なり合う複雑な配線構成を
必要とする。ワード線が４番目ごとのトランジスタを選
択するようにすれば、検知増幅器線の重な夛を回避する
ことができる。
このような構造に関する問題はワード線群の金属線間隔
（ピッチ）である。現在の処理技術の限界は最小２″−
２，５ミクロンの金属部ピンチである。
設計規準によれば、セル幅が金属部ピッチの少なくとも
２倍、すなわち４〜５ミクロンであることを要求してい
る。本実施例のセルの長さは７〜８ミクロンであり、そ
の結果セル領域は２８乃至４０平方ミクロンである。セ
ル領域が大きくなると結果的にセルの電気容量が増大す
る。セル配列のある領域はこの構造のために減らした検
知増幅器の数の分だけ広くなる。
本発明の実施例の１つは４０平方ミクロンのセルを利用
している。１００オングストロームの酸化物層を持ち、
セル容量領域が１６〜１８平方ミクロンにすると、セル
容量は１ビツトあたシ約６゜ｆファラッドである。この
ような大きなセル容量だとワード線をプートストラップ
する必要がなくなる。しかしながら、ワード線が特殊金
属線であるため、ワード線はチップの両端に設けるデコ
ーダと列駆動装置とを必要とする。
第２図に示されるように、検知増幅器をビット線に接続
するための多重スイッチが使われている。
このような構成を利用することによって第４図及び第５
図に示すような２つのメモリー構成が可能である。第４
図においてメモリーセルは等しい２つのブロックに分か
れチップ４０の各側に配置されている。判読み取り装置
とワード線駆動装置４３乃至４６は、各メモリーブロッ
クの各端でワード線に接続している。各列の番地ごとに
１つのワード線が選択される。もし、列アドレスが第４
図左側のメモリーブロック内の成る列を選択すると、１
　　　　　　　この列に沿ったすべての行がアクセスさ
れることになる。多重化検知増幅器４Ｔの列は、検知増
幅器４８の同様のグループが図面左側のメモリーブロッ
ク内のセルのビット線に接続している。検知増幅器は領
域４９の行読み取り装置と入力／出力線に接続している
。読み取り装置と駆動装置は、公知のものであるから詳
しい説明を省略する。
第４図において、ビット線は各線毎に２５６のセル（１
２８の接続点を有する）を有するチップ上を横切って伸
びている。検知増幅器各行は１２８個の多重化された検
知増幅器を有する。１０２４の新たなサイクルがこの構
成には必要である。セルの２つのブロックの各々は（約
５０．４ミルス×約１６１ミルス）の大きさである。検
知増幅器の行読み取り装置領域の幅の２４ミルスと各判
読み取り装置と駆動装置に必要なｌＯミルスとその余裕
分とを含めると、チップ全体のサイズは約１７０平方ミ
ルスとなる。このサイズが従来の装置に匹敵するだけで
なく、高速金属製ワード線と低ノイズ折りたたみビット
線の利点も同様に得られる。
各ピット線上のセルの数を２の因数だけ減少すると、新
たなサイクルを１０２４から５１２に減少する。これは
第５図に示す構造にすることによって達成できる。セル
は４つの等しいブロックに分かれ、２ブロツクずつで１
個の検知増幅器と行読み取り装置領域とを共用する。２
倍の数の検知増幅器が必要となり、これら増幅器はチッ
プの幅方向に設けられる。最終的な装置の大きさは約１
８２平方ミルスである。
ビット線の多重化スイッチは第２図で最もよく説明でき
る。ワード線２２が選択されると、ビット線２６または
２７が検知増幅器２１に接続する。
ワード線２３がアクセスされると、ビット線２８または
ビット線２９が検知増幅器２１に接続する。
次にワード線２４を選択すると、ビット線２Ｔまたは２
Ｂが検知増幅器２１に接続できるのである。
最後に、ワード線２５がアクセスされると、ビット線２
６または２９が検知増幅器２１に接続することができる
（図示されていないが、ワード線２５は図の最上部の次
のアクセストランジスタと接続し、信号をビット線２６
に送る。） 本発明によれば、検知増幅器の行をセル配列の両側に設
けるならば、ビット線の多重化スイッチは不要となる。
その際の構造が第３図であり、その構造を利用したチッ
プは第６図に示されている。
ビット線は１本おきにある他のビット線と対を構成し各
検知増幅器に接続している。たとえば、ビット線３Ｂ及
び４０は検知増幅器３３に接続し、一方ビット線３９及
び４１は検知増幅器３５に接続している。４番目ごとの
アクセストランジスタに接続した二重金属製ワード線が
本発明の一部である。
第６図に示すようなチップの構造はまた、５１２の新た
なサイクルを有しており、第５図に示すように１ビツト
線あたり同じ数のセルを有している。
第６図は第４図と第５図の最良の特徴を兼ね備えており
、すなわち第４図に示されるような２つのみのメモリブ
ロックと１つの行読み取り装置を備え、また第５図に示
されるようなよシ小さい新たなサイクルと１ピツト線ら
たシのよシ少ないセルとを有する。検知増幅器の４つの
行６１〜６４があるので、セルの幅は第４図より少し大
きい。
以上、高速信号のための金属製ワード線と低ノィズのた
めの折りたたみビット線を利用した、新しいダイナミッ
クランダムアクセスメモリ列構造を説明した。
【図面の簡単な説明】
第１図は、金属製ワード線を使用した従来のＤＲＡＭの
説明図、第２図は、本発明に係るＤＲＡＭの第１実施例
説明図、第３図は、本発明に係るＤＲＡＭの第２実施例
説明図、第４図は、本発明の第１実施例を利用したＤＲ
ＡＭチップの構造を示すブロック図、第５図は、本発明
の第１実施例を利用し７’ｔＤＲＡＭチップの２番目の
構造を示すブロック図、第６図は、本発明の第２の実施
例を利用したＤＲＡＭチップの構造を示すブロック図。 １１・・・−検知増幅器、１２．１３．１４．１５１１
φ・−ワード線、１６．１７・・１１−ビット線、２６
．２７．２８．２９，３８．３９．４Ｇ、４１．４２　
　・・・・ビット線、２２，２３，２４，２５．３８．
３７拳・・・ワード線、２ｆ　、３３．３４．３５　争
１１＃ψ検知増幅器。 特許出頴人　インテル・コーポレーション化　理　人　
山川　政樹（はが２名） ４挟Ｊ

Claims (6)

    【特許請求の範囲】
  1. （１）行列配置した複数のメモリセルを有するダイナミ
    ックランダムアクセスメモリ（ＤＲＡＭ）であつて該当
    メモリは各行上で４つ目ごとのセルと電気的に接続する
    複数の金属製ワード線と、各行上のセルに接続した複数
    のビット線とから構成され、上記ビット線群の各２対を
    複数の多重検知増幅器のうちの１つに接続することによ
    つてこれらビット線群を折りたたみ構成とし、上記多重
    検知増幅器は上記各２対のうちの２本のビット線を同時
    に選択し、これによつて金属製ワード線の高い伝導率と
    折りたたみビット線の低ノイズ効果を単一ＤＲＡＭに兼
    ね備えたダイナミックランダムアクセスメモリ。
  2. （２）特許請求の範囲第１項に記載のメモリであつて、
    前記の複数のメモリセルが少なくとも２つの位置的に離
    れたグループに分かれていることを特徴とするメモリ。
  3. （３）特許請求の範囲第２項に記載のメモリであつて、
    前記の複数の検知増幅器が前記の位置的に離れたメモリ
    セルのグループの間に配置されていることを特徴とする
    メモリ。
  4. （４）複数の列と行とから成る少なくとも１つの配列状
    態となつている複数のメモリセルと；各々がセルの前記
    列群の１つの列上の各トランジスタと電気的に接続して
    いる複数のビット線と；各々がセルの前記行群の１つの
    行上の４番目ごとのトランジスタと電気的に接続してい
    る複数の金属製ワード線と；前記検知増幅器に接続した
    複数の行読み取り装置と；前記ワード線に接続した複数
    の列読み取り装置と駆動装置：とを有し、前記ビット線
    群の１行おきのビット線の各対を複数の検知増幅器の１
    つに接続することによつてビット線群を折りたたみ構成
    とし、これによつて金属製ワード線の高い伝導率と折り
    たたみビット線の低減したノイズ効果を単一ＤＲＡＭに
    兼ね備えたダイナミックランダムアクセスメモリ。
  5. （５）行列構成の少なくとも４つの分離したメモリセル
    のグループと；前記行の４番目ごとのメモリセルに電気
    的に接続した複数の金属製ワード線と；各々が、メモリ
    セルの前記列群の１つの列の各セルに電気的に接続した
    複数のビット線と；前記メモリセルの第一及び第二グル
    ープの間に配置された複数の第一及び第二の多重検知増
    幅器と；前記メモリセルの第三及び第四グループの間に
    配置された複数の第三及び第四の多重検知増幅器と；か
    ら構成され、上記メモリセルの第一グループのビット線
    に電気的に接続した複数の第一の多重検知増幅器によつ
    て前記ビット線が折りたたまれ、２対のビット線は上記
    多重検知増幅器のそれぞれに接続しており、上記多重検
    知増幅器は上記２対のビット線を同時に選択するもので
    あり、前記複数の第二の多重検知増幅器はメモリセルの
    第二グループのビット線に、前記複数の第一の多重検知
    増幅器が第一ビット線に接続しているのと同様な接続態
    様で、接続しており、前記複数の第三の多重検知増幅器
    はメモリセルの前記第三グループのビット線と電気的に
    接続しており、前記複数の第四の多重検知増幅器は、メ
    モリセルの第一グループが複数の第一の多重検知増幅器
    に接続したと同様な接続態様で、メモリセルの第四グル
    ープのビット線に接続していることを特徴とするダイナ
    ミックランダムアクセスメモリ。
  6. （６）行列構成の少なくとも２つの分離したメモリセル
    のグループと；電気的に前記のメモリセルに接続し、前
    記の行の４番目ごとのメモリセルに接続している複数の
    ワード線と、それぞれが前記のメモリセルの各列と電気
    的に接続している複数のビット線と；前記のメモリセル
    の前記の第一グループの両側に配置された第一及び第二
    の複数の検知増幅器と；前記のメモリセルの前記の第二
    グループの両側に配置された第三及び第四の複数の検知
    増幅器とから構成され、各対を構成する奇数番目のビッ
    ト線が第一の複数の検知増幅器の１つに接続するように
    前記の第一の複数の検知増幅器群を前記のビット線に電
    気的に接続することによつて増幅器群によつてビット線
    に折りたたまれ、前記の第一の複数の検知増幅器は前記
    の読み取り装置に接続しており、各対を構成する偶数番
    目のビット線が第二の検知増幅器の１つに接続するよう
    に第二の複数の検知増幅器はビット線に電気的に接続し
    ており、第二の検知増幅器は読み取り装置に接続してお
    り、各対を構成するビット線は前記の第三の複数の前記
    の検知増幅器の１つに接続するように第二のグループの
    ビット線が第三の検知増幅器群をビット線に接続するこ
    とによつて折りたたまれており、前記の第三の複数の検
    知増幅器は前記の読み取り装置に接続しており、各対を
    構成する偶数番目のビット線が前記の第四の複数の検知
    増幅器の１つに接続するように第四の検知増幅器群はメ
    モリセルの前記第二グループのビット線と電気的に接続
    しており、第四の複数の検知増幅器は前記の読み取り装
    置に接続しており、これによつて金属製ワード線の高い
    伝導率と折りたたみビット線の低減したノイズ効果を単
    一のＤＲＡＭに兼ね備えたダイナミックランダムアクセ
    スメモリ。
JP61099261A 1985-07-11 1986-04-28 ダイナミツクランダムアクセスメモリ Pending JPS6216295A (ja)

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US754360 1985-07-11
US06/754,360 US4700328A (en) 1985-07-11 1985-07-11 High speed and high efficiency layout for dram circuits

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