JPS62165254A - Ｅｃｃ回路付記憶装置 - Google Patents
Ｅｃｃ回路付記憶装置Info
- Publication number
- JPS62165254A JPS62165254A JP61006333A JP633386A JPS62165254A JP S62165254 A JPS62165254 A JP S62165254A JP 61006333 A JP61006333 A JP 61006333A JP 633386 A JP633386 A JP 633386A JP S62165254 A JPS62165254 A JP S62165254A
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- JP
- Japan
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- data
- memory
- ecc circuit
- write
- circuit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＥＣＣ回路付のデータ処理装置用記憶装置、
特にＥＣＣ回路のチェック機能を持つ記憶装置に関する
。
特にＥＣＣ回路のチェック機能を持つ記憶装置に関する
。
ハードウェアの異常検出手段として、パリティチェック
技術がある。パリティチェック技術は、パリティビット
発生部と、該発生部よりのパリティビットをハードウェ
アに送出しく記憶させを含む）、その出力をみてパリテ
ィビットがどうなっているかにより・・−ドウエアの故
障を診断するパリティチェック回路とより成る。
技術がある。パリティチェック技術は、パリティビット
発生部と、該発生部よりのパリティビットをハードウェ
アに送出しく記憶させを含む）、その出力をみてパリテ
ィビットがどうなっているかにより・・−ドウエアの故
障を診断するパリティチェック回路とより成る。
かかるパリティビット発生部、パリティチェック回路の
正常性のチェックを行う従来例として、特開昭５９−２
３０３４２号公報記載のものがある。
正常性のチェックを行う従来例として、特開昭５９−２
３０３４２号公報記載のものがある。
特開昭５９−２３０３４２号には、ハードウェアの異常
により発生し得る符号誤りを模擬した符号誤りを発生し
、これをハードウェアに送り、その出力をパリティチェ
ック回路でチェックせしめた。
により発生し得る符号誤りを模擬した符号誤りを発生し
、これをハードウェアに送り、その出力をパリティチェ
ック回路でチェックせしめた。
チェックの結果、所期の通り異常であればパリティチェ
ック回路等は正常と判断され、正常であれば逆にパリテ
ィチェック回路等は異常との判断を下す。
ック回路等は正常と判断され、正常であれば逆にパリテ
ィチェック回路等は異常との判断を下す。
パリティチェック技術は、回路手段として簡単な構成で
よいとの利点を持つ。
よいとの利点を持つ。
然るに、パリティチェック技術は、エラー発生の有無の
チェックであるため、エラーのイ１正機能は持たない。
チェックであるため、エラーのイ１正機能は持たない。
より高度なエラ一対策として、ＥＣＣ（エラー訂正コー
ド）方式が提案されている。
ド）方式が提案されている。
このＥＣＣ方式は、エラー発生した場合、そのエラーを
修正し、正常なデータに訂正を行うとの技術である。エ
ラー発生は１ビツトの場合と、２ビツトの場合との２つ
があり、１ピツトエラーの場合、修正すること、２ビツ
トエラーの場合、２ビツトエラー発生を知らせること、
を行う。３ビツト以上のエラ一対策用のＥＣＣ方式もあ
る。
修正し、正常なデータに訂正を行うとの技術である。エ
ラー発生は１ビツトの場合と、２ビツトの場合との２つ
があり、１ピツトエラーの場合、修正すること、２ビツ
トエラーの場合、２ビツトエラー発生を知らせること、
を行う。３ビツト以上のエラ一対策用のＥＣＣ方式もあ
る。
かかるＥＣＣ方式は、エラーチェック及び修正のための
チェックビットを持つ。チェックビットと本来のデータ
とは一定の論理的関係を必要とする。この論理的関係は
公知である。
チェックビットを持つ。チェックビットと本来のデータ
とは一定の論理的関係を必要とする。この論理的関係は
公知である。
ＥＣＣ方式ｉｄ、データ処理装置の主記憶装置なるハー
ドウェアのエラーチェックのために主として吏われる。
ドウェアのエラーチェックのために主として吏われる。
そこで、問題となるのがＥＣＣ方式を実現するノ・−ド
ウエア自体（ＥＣＣ回路）の故障チェックである。
ウエア自体（ＥＣＣ回路）の故障チェックである。
更に詳述する。
データ処理装置の主記憶装置は、半導体技術の急激なる
進展により、より高集積化、大容量化が進み、それに伴
い書込データの１ピツ） ｆＡりに対する自動イ１正／
・−ドウエアは常識化しつつある。
進展により、より高集積化、大容量化が進み、それに伴
い書込データの１ピツ） ｆＡりに対する自動イ１正／
・−ドウエアは常識化しつつある。
この自動修正回路は一般にＥＣＣ回路と呼ばれる。
第６図は、ＥＣＣ方式を採用したデータ処理装置の従来
例である。メモリ１は、データメモリ２とチェックビッ
トメモリ３とＥＣ（：′＠路４とより成る。２つのプロ
セッサ７．８はバス６、メモリ制御回路５を介してメモ
リ１とデータの読み／４７＃きを行う。
例である。メモリ１は、データメモリ２とチェックビッ
トメモリ３とＥＣ（：′＠路４とより成る。２つのプロ
セッサ７．８はバス６、メモリ制御回路５を介してメモ
リ１とデータの読み／４７＃きを行う。
チェックビットメモリ３ば、ＥＣＣチェックのだめのチ
ェックビットを記憶する。書込みデータに対応シてチェ
ックピッ）Ｕ形成される。例えば書込みデータが１６ビ
ツトであれば６ビツト、３２ビツトであれば７ピツトを
必要とする。従って、書込みデータ毎に１個のチェック
ビット（６ピツトとか７ビツトとかの意）が設定される
。
ェックビットを記憶する。書込みデータに対応シてチェ
ックピッ）Ｕ形成される。例えば書込みデータが１６ビ
ツトであれば６ビツト、３２ビツトであれば７ピツトを
必要とする。従って、書込みデータ毎に１個のチェック
ビット（６ピツトとか７ビツトとかの意）が設定される
。
ＥＣＣ回路４は、ＣＰＵ７又は８からの書込みデータを
メモリ制御回路５から受けて、該書込みデータ対応のチ
ェックビットを作成すること、この作成したチェックビ
ットをチェックビットメモリ３に送シ記憶させること、
同時に書込みデータをデータメモリ２に記憶させること
、及びデータメモリ２からのデータ読出し時に読出しデ
ータと共にチェックビットメモリ３から読出した該デー
タ対応のチェックビットとを取込みエラー発生ビットの
チェック及び修正を行うこと、読出したデータ又は修正
後のデータをメモリ上１１仰回路５に送出すること、の
機能を持つ。更忙、２ビツトエラーチエツクを行う機能
も持つ。
メモリ制御回路５から受けて、該書込みデータ対応のチ
ェックビットを作成すること、この作成したチェックビ
ットをチェックビットメモリ３に送シ記憶させること、
同時に書込みデータをデータメモリ２に記憶させること
、及びデータメモリ２からのデータ読出し時に読出しデ
ータと共にチェックビットメモリ３から読出した該デー
タ対応のチェックビットとを取込みエラー発生ビットの
チェック及び修正を行うこと、読出したデータ又は修正
後のデータをメモリ上１１仰回路５に送出すること、の
機能を持つ。更忙、２ビツトエラーチエツクを行う機能
も持つ。
第７図は、１６ビツト書込みデータＤ Ｏ−ＤＩ５ 。
６ビツトチエツクビツトＣＯ〜Ｃ５のフォーマットを示
す。第８図は１６ビツトデータとチェックビットとの関
係を示す図である。チェックビットの操り方は１種々あ
り、図では６ピツトの中の１ビツトを１′にする形式を
とらせた。この他に、ＥＣＣの方式に従って種々のチェ
ックビット形式をとる。
す。第８図は１６ビツトデータとチェックビットとの関
係を示す図である。チェックビットの操り方は１種々あ
り、図では６ピツトの中の１ビツトを１′にする形式を
とらせた。この他に、ＥＣＣの方式に従って種々のチェ
ックビット形式をとる。
第９図は、ＥＣＣ回路４を中心とする詳細祷成図を示す
。ＥＣＣ回路４の池に、エラー注入レジスタ１１、書込
み／読出し制御回路１５、チェックビットのビット数対
応のエクスクルーセプオア１２．１３．・・・、１４を
持つ。
。ＥＣＣ回路４の池に、エラー注入レジスタ１１、書込
み／読出し制御回路１５、チェックビットのビット数対
応のエクスクルーセプオア１２．１３．・・・、１４を
持つ。
メモリ制御回路（ＭＣＵ）５を介してＣＰＵから送られ
てくる書込みデータはパス８を介してＥＣＣ回路４に入
力する。ＥＣＣ回路４は、この書込みデータに対応し九
チェックビットを作成する。作成したチェックビット（
例えば６ビツト）は出力２６となり、ゲート１２，１３
．・・・、１４ヲ介シてチェックビットメモリ３に書込
まれる。
てくる書込みデータはパス８を介してＥＣＣ回路４に入
力する。ＥＣＣ回路４は、この書込みデータに対応し九
チェックビットを作成する。作成したチェックビット（
例えば６ビツト）は出力２６となり、ゲート１２，１３
．・・・、１４ヲ介シてチェックビットメモリ３に書込
まれる。
同時に１込みデータも出力２５として送出されメモリ２
に書込まれる。
に書込まれる。
一方、読出し時には、メモリ２をアクセスしてデータを
読出してデータ２７としてＥＣＣ回路４に送り、同時に
チェックビットメモリもアクセスされデータ２８として
チェックビットが読出され、ＥＣＣ回路に送る。
読出してデータ２７としてＥＣＣ回路４に送り、同時に
チェックビットメモリもアクセスされデータ２８として
チェックビットが読出され、ＥＣＣ回路に送る。
ＥＣＣ回路４は、チェックビットとデータとをチェック
し、１ビツトエラー発生していれば條正を行い、２ビツ
トエラー発生していればその旨の表示を行う。イη正後
のデータはパス８を介してメモリ制御回路５に送られる
。
し、１ビツトエラー発生していれば條正を行い、２ビツ
トエラー発生していればその旨の表示を行う。イη正後
のデータはパス８を介してメモリ制御回路５に送られる
。
尚、書込み／読出し制御回路１５は、縦方向アドレスＲ
ＡＳ ＡＤＤＲと横方向アドレスＣＡＳＡＤＤＲと書
込み／Ｒ出し指令ＷＥとを発生する。
ＡＳ ＡＤＤＲと横方向アドレスＣＡＳＡＤＤＲと書
込み／Ｒ出し指令ＷＥとを発生する。
縦方向アドレスＲＡＳ ＡＤＤＲと横方向アドレスＣ
ＡＳ ＡＤＤＲとの組合せによってメモリアドレスが
特定化される。
ＡＳ ＡＤＤＲとの組合せによってメモリアドレスが
特定化される。
エラー注入レジスタ１１は、ＥＣＣ回路チェック時に、
故意にチェックビットを操作し強制的にシングルビット
エラー又はダブルビットエラーを発生するためのレジス
タである。このレジスタ１１を操作することによって、
任意のエラーを発生させる。エラーチェックビットはゲ
ート１２゜１３、・・・、１４を介してチェックビット
メモリ３に格納される。
故意にチェックビットを操作し強制的にシングルビット
エラー又はダブルビットエラーを発生するためのレジス
タである。このレジスタ１１を操作することによって、
任意のエラーを発生させる。エラーチェックビットはゲ
ート１２゜１３、・・・、１４を介してチェックビット
メモリ３に格納される。
ＥＣＣ回路４は、このチェックビットを読出す。
次いでＣＰＵへのエラー割込みの有無、読出されたメモ
リ２からのデータとエラーチェックビットとの相関をと
る。これにより、ＥＣＣ回路４自体の診断が可能となる
。
リ２からのデータとエラーチェックビットとの相関をと
る。これにより、ＥＣＣ回路４自体の診断が可能となる
。
前記特開昭５９−２３０３４２号公報記載のものは、パ
リティチェック手段のハードウェア自体の故障の有無の
チェックを行う。従って、ＥＣＣ回路のチェックには適
用できなｈｏ 前記第２の実施例である第 図〜第 図によれば、以下
の如き問題がある。
リティチェック手段のハードウェア自体の故障の有無の
チェックを行う。従って、ＥＣＣ回路のチェックには適
用できなｈｏ 前記第２の実施例である第 図〜第 図によれば、以下
の如き問題がある。
もし１ビツトのデータ誤りであれば、このエラーを検出
するハードウェアはＥＣＣ回路の５０１から６（ｌのみ
正常動作していれば検出できる。
するハードウェアはＥＣＣ回路の５０１から６（ｌのみ
正常動作していれば検出できる。
裏返せば、残りのハードウェアは該１ビツト誤りに対し
ては何ら関与しなｈことになる。そこで、第 図に示し
九如きエラー注入レジスタ１１を設けることとした。
ては何ら関与しなｈことになる。そこで、第 図に示し
九如きエラー注入レジスタ１１を設けることとした。
上述のＥＣＣ回路とメモリ部分の故障率との関係からし
て、できるだけ少いハードウェアでＥＣＣチェックを実
現することが望ましい。然るて、第９図の例では、チェ
ックビットの数のエクスクルーセプオアゲートを必要と
すること、エラー注入レジスタ１１を設けること、を必
要とする。従って、このゲートやレジスタを含めての故
障の問題があり、ハードウェアの数自体も犬となり、全
体として適切なＦＣＣＣＣチェラフの提供とはみられな
かった。
て、できるだけ少いハードウェアでＥＣＣチェックを実
現することが望ましい。然るて、第９図の例では、チェ
ックビットの数のエクスクルーセプオアゲートを必要と
すること、エラー注入レジスタ１１を設けること、を必
要とする。従って、このゲートやレジスタを含めての故
障の問題があり、ハードウェアの数自体も犬となり、全
体として適切なＦＣＣＣＣチェラフの提供とはみられな
かった。
本発明の目的は、ＥＣＣ回路の診断手段を複雑化させる
ことなく、且つＥＣＣ回路の全機能の故障診断をＯＴ能
にした記１意装債を提供することにある。
ことなく、且つＥＣＣ回路の全機能の故障診断をＯＴ能
にした記１意装債を提供することにある。
本発明は、チェックビットメモリに書込み禁止端子を設
け、ＥＣＣ回路チェック時に該禁止端子に書込み禁止信
号を印加せしめた。
け、ＥＣＣ回路チェック時に該禁止端子に書込み禁止信
号を印加せしめた。
ＥＣＣ回路チェック時に書込み禁止信号がチェックビッ
トメモリに印加される結果、その時のデータメモリに書
込まれるデータに対して、チェックビットメモリには前
回の書込みデータ対応のチェックビットが残ることＫな
る。この結果、両者は関連のないこととなシ、エラー発
生の検出となる。即ち、データとチェックビットとの不
整合状態が生れ、これを検出することによって、エラー
検出時はＥＣＣ回路は正常、正常検出時はＥＣＣ回路は
異常との判断を下せる。
トメモリに印加される結果、その時のデータメモリに書
込まれるデータに対して、チェックビットメモリには前
回の書込みデータ対応のチェックビットが残ることＫな
る。この結果、両者は関連のないこととなシ、エラー発
生の検出となる。即ち、データとチェックビットとの不
整合状態が生れ、これを検出することによって、エラー
検出時はＥＣＣ回路は正常、正常検出時はＥＣＣ回路は
異常との判断を下せる。
本発明の実施例を第１図に示す。本実施例は。
メモリ制御回路５、ＥＣＣ回路、書込み／読出し制御回
路１５、データメモリ２、チェックビットメモリ３、オ
アゲー）１９よす成る。更だ、メモリ制御回路５の中に
、診断フラグレジスタ１７を持つ。チェックビットメモ
リ３の書込み／Ｒ出し指令端子ＷＥはオアゲート１９の
出力を入力させることとした。この端子ＷＥは、書込み
禁止信号の機能も持つ。
路１５、データメモリ２、チェックビットメモリ３、オ
アゲー）１９よす成る。更だ、メモリ制御回路５の中に
、診断フラグレジスタ１７を持つ。チェックビットメモ
リ３の書込み／Ｒ出し指令端子ＷＥはオアゲート１９の
出力を入力させることとした。この端子ＷＥは、書込み
禁止信号の機能も持つ。
データメモリ２、チェックビットメモリ３は、ダイナミ
ックＲＡＭ （Ｄ−Ｒ，ＡＭ）を使用している。Ｄ−Ｒ
，ＡＭへの書込／読出側−は第２図に示す様にＲＡＳア
ドレスと几Ａｓ信号、ＣＡＳアドレスとＣＡＳ信号によ
りアドレス情報が該メモリに渡され、書込か読出かはＷ
Ｅ倍信号より制御される。もしＷＥがＯＮ（図中ではＬ
ＯＷアクディプ故、信号がＬＯＷレベルのときを示す。
ックＲＡＭ （Ｄ−Ｒ，ＡＭ）を使用している。Ｄ−Ｒ
，ＡＭへの書込／読出側−は第２図に示す様にＲＡＳア
ドレスと几Ａｓ信号、ＣＡＳアドレスとＣＡＳ信号によ
りアドレス情報が該メモリに渡され、書込か読出かはＷ
Ｅ倍信号より制御される。もしＷＥがＯＮ（図中ではＬ
ＯＷアクディプ故、信号がＬＯＷレベルのときを示す。
）であれば入力データ２５，２６がメモリ２．３にそれ
ぞれ書込まれる。本例では、データメモリ２のＷＥ大入
力してＷＥ （ＤＡＴＡ）−Ｎ信号２２゜チェックビッ
トメモリのＷＥ大入力してＷＥ（ＣＨＥＣＫ １３ＩＴ
）−Ｎ信号として示している。
ぞれ書込まれる。本例では、データメモリ２のＷＥ大入
力してＷＥ （ＤＡＴＡ）−Ｎ信号２２゜チェックビッ
トメモリのＷＥ大入力してＷＥ（ＣＨＥＣＫ １３ＩＴ
）−Ｎ信号として示している。
もし診断フラグ１７がＯＮであり診断モードであれば診
断モード信号１８がＯＮＬその結果、ゲー）１９が閉じ
、ＷＥ （ＣＨＥＣＫ ＢＩＴ）−ＮはＯＦＦする。つ
まりチェックビットメモリ３にはデータ書込みは行われ
ないことになる。この様子を第３図に示す。
断モード信号１８がＯＮＬその結果、ゲー）１９が閉じ
、ＷＥ （ＣＨＥＣＫ ＢＩＴ）−ＮはＯＦＦする。つ
まりチェックビットメモリ３にはデータ書込みは行われ
ないことになる。この様子を第３図に示す。
本発明に於て誤シ検出・訂正回路の診断を行う場合の手
順を第４図、及びＭ５図により説明する。
順を第４図、及びＭ５図により説明する。
第４図は誤り検出・訂正回路の第一の機能である１ビッ
ト誤り訂正機能の診断手順である。診断用データとして
はＡ、 Ｂの２種類を用意する。診断用データ人とＢ
は互いに１ビツトちがうデータである。簡単のためにデ
ータビットの長さを４ビツトとし、Ａを′″１１１１”
とするとＢは°’１１０１“とする。診断をはじめるに
あたり、まず診断モード信号１Ｂをオフ状態にし、人を
書込む。冗長符号の書込前号は禁止されないのでデータ
として人が、冗長符号としてＡに対応するものがメモリ
に書込まれる。続いて診断モード信号１８をオン状態に
し、Ｂを書込む。ここで冗長符号の書込信号が禁止され
るので、データとしてはＢが書込まれるが、冗長符号は
人に対応するものが格納されたままになっている。この
ためデータと冗長符号の対応は成立せず、メモリは１ビ
ット誤りの状態にある。この状態で読出しを行った場合
、１ビット誤υ訂正機能が正常に動作していればデータ
はＢから人に訂正されるはずである。したがってＣＰＵ
は、読出したデータがＡであれば１ビツト訂正機能は正
常であシ１人でなければ異常があると判断できる。
ト誤り訂正機能の診断手順である。診断用データとして
はＡ、 Ｂの２種類を用意する。診断用データ人とＢ
は互いに１ビツトちがうデータである。簡単のためにデ
ータビットの長さを４ビツトとし、Ａを′″１１１１”
とするとＢは°’１１０１“とする。診断をはじめるに
あたり、まず診断モード信号１Ｂをオフ状態にし、人を
書込む。冗長符号の書込前号は禁止されないのでデータ
として人が、冗長符号としてＡに対応するものがメモリ
に書込まれる。続いて診断モード信号１８をオン状態に
し、Ｂを書込む。ここで冗長符号の書込信号が禁止され
るので、データとしてはＢが書込まれるが、冗長符号は
人に対応するものが格納されたままになっている。この
ためデータと冗長符号の対応は成立せず、メモリは１ビ
ット誤りの状態にある。この状態で読出しを行った場合
、１ビット誤υ訂正機能が正常に動作していればデータ
はＢから人に訂正されるはずである。したがってＣＰＵ
は、読出したデータがＡであれば１ビツト訂正機能は正
常であシ１人でなければ異常があると判断できる。
第５図は誤り検出・訂正回路の第二の機能である２ビッ
ト誤り、検出機能の診断手順である。１ビット誤シ訂正
機能の診断時と同様診断用データＡ、 Ｂを用意する
。ここでＡとＢＦｉ、互いに２ビツトちがうデータであ
る。すなわち人を１１１１１”とするならば、Ｂｆ、“
１００１“とする。１ビット誤シ訂正機能診断時と同じ
手順でＡ、 Ｂを書き込むとメモリにはデータとして
Ｂが、冗長符号として人に対応するものが格納される。
ト誤り、検出機能の診断手順である。１ビット誤シ訂正
機能の診断時と同様診断用データＡ、 Ｂを用意する
。ここでＡとＢＦｉ、互いに２ビツトちがうデータであ
る。すなわち人を１１１１１”とするならば、Ｂｆ、“
１００１“とする。１ビット誤シ訂正機能診断時と同じ
手順でＡ、 Ｂを書き込むとメモリにはデータとして
Ｂが、冗長符号として人に対応するものが格納される。
このためデータと冗長符号の対応は成立せず、メモリは
２ビットＡ、Ｄの状態にある。この状態で読出しを行っ
た場合、２ビット誤シ検出機能が正常＋ＣＳ作していれ
ば誤り検出・訂正回路はこれを検知し１割込を発生する
はずである。したがってデータの読出し後に割込があれ
ば２ビット誤り検出機能は正常であ）１割込がなければ
異常であると判断できる。
２ビットＡ、Ｄの状態にある。この状態で読出しを行っ
た場合、２ビット誤シ検出機能が正常＋ＣＳ作していれ
ば誤り検出・訂正回路はこれを検知し１割込を発生する
はずである。したがってデータの読出し後に割込があれ
ば２ビット誤り検出機能は正常であ）１割込がなければ
異常であると判断できる。
このようにして特定のデータに対して誤りパターンとな
シうるデータをそれぞれ診断モード信号をオン状態にし
て書込むことによシ容易に誤シ検出・訂正回路の各機能
の診断を行うことができる。
シうるデータをそれぞれ診断モード信号をオン状態にし
て書込むことによシ容易に誤シ検出・訂正回路の各機能
の診断を行うことができる。
本実施例にて診断用に新たに必要となる・・−ドウエア
は診断モード信号による書込制御信号の禁止用アンド回
路と診断モード信号を保持するためのレジスタのみでよ
く記憶装置内の全ノ・−ドウエアに於けるごとく一部分
ですむという利点がある。
は診断モード信号による書込制御信号の禁止用アンド回
路と診断モード信号を保持するためのレジスタのみでよ
く記憶装置内の全ノ・−ドウエアに於けるごとく一部分
ですむという利点がある。
尚、本実施例の他に次のような変形がある。
実施例では冗長ビットの書込み禁止としたが、データの
書込みを禁止させてもよい。また、書込み禁止は、全ビ
ットではなく、一部のビットであってもよい。
書込みを禁止させてもよい。また、書込み禁止は、全ビ
ットではなく、一部のビットであってもよい。
本発明によれば、データあるいは冗長符号の一部の書込
禁止により任意の組合せのデータ／冗長符号間の対応不
成立を実現できるので、誤り検出回路が検出しうる全て
の誤りパターンに対する動作が診断可能であり、またい
かに複雑な誤り検出回路にも対応可能であるという効果
がある。
禁止により任意の組合せのデータ／冗長符号間の対応不
成立を実現できるので、誤り検出回路が検出しうる全て
の誤りパターンに対する動作が診断可能であり、またい
かに複雑な誤り検出回路にも対応可能であるという効果
がある。
更に本発明の実施（Ｃあたってはわずかなハードウェア
を追加すればよいので、価格への影響が少なく、回路実
装面での制約をうけにくいという効果がある。
を追加すればよいので、価格への影響が少なく、回路実
装面での制約をうけにくいという効果がある。
第１図は本発明の実施例図、第２図、第３図はタイムチ
ャート、第４図、第５図は本実施例の処理フロー図、第
６図は従来例図、第７図はデータフオマット例図、第８
図はデータとチェックビットとの関係の一例を示す図、
第９図は従来例の詳ＭＢ構成図である。 ５・・・メモリ制御回路（ＭＣＵ）、４・・・ＥＣＣ回
路、２・・・データメモリ、３・・・チェックビットメ
モリ、１９・・・ゲート、１７・・・フラグレジスタ。
ャート、第４図、第５図は本実施例の処理フロー図、第
６図は従来例図、第７図はデータフオマット例図、第８
図はデータとチェックビットとの関係の一例を示す図、
第９図は従来例の詳ＭＢ構成図である。 ５・・・メモリ制御回路（ＭＣＵ）、４・・・ＥＣＣ回
路、２・・・データメモリ、３・・・チェックビットメ
モリ、１９・・・ゲート、１７・・・フラグレジスタ。
Claims (1)
- １、メモリと、記憶用データに応じた冗長ビットを作成
し、該データ及び冗長ビットを記憶用として送出すると
共に、読出しの際に上記メモリから読出したデータ及び
対応冗長ビットを受けとり、冗長ビットの内容から読出
しデータの誤りチェック及び誤り訂正をするＥＣＣ回路
と、ＥＣＣ回路診断時に診断用データを上記ＥＣＣ回路
に与えると共に、診断用データに対応してＥＣＣ回路で
作成される冗長ビットの上記メモリへの書込みを禁止さ
せる手段と、より成るＥＣＣ回路付記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006333A JP2513615B2 (ja) | 1986-01-17 | 1986-01-17 | Ｅｃｃ回路付記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006333A JP2513615B2 (ja) | 1986-01-17 | 1986-01-17 | Ｅｃｃ回路付記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165254A true JPS62165254A (ja) | 1987-07-21 |
| JP2513615B2 JP2513615B2 (ja) | 1996-07-03 |
Family
ID=11635433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006333A Expired - Lifetime JP2513615B2 (ja) | 1986-01-17 | 1986-01-17 | Ｅｃｃ回路付記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513615B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482396A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor memory device |
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Citations (1)
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| JPS5525812A (en) * | 1978-08-08 | 1980-02-23 | Panafacom Ltd | Writing system for error correction code |
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1986
- 1986-01-17 JP JP61006333A patent/JP2513615B2/ja not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2513615B2 (ja) | 1996-07-03 |
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