JPS62165365A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62165365A JPS62165365A JP61006227A JP622786A JPS62165365A JP S62165365 A JPS62165365 A JP S62165365A JP 61006227 A JP61006227 A JP 61006227A JP 622786 A JP622786 A JP 622786A JP S62165365 A JPS62165365 A JP S62165365A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- silicon
- grow
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタを有する半
導体装置に関し、特に層間絶縁膜を改良した半導体装置
に関する。
導体装置に関し、特に層間絶縁膜を改良した半導体装置
に関する。
一般に半導体装置では、半導体基板に形成した素子とこ
の」二に形成する上層配線との間を絶縁するために層間
絶縁膜を設けている。例えば、素子として絶縁ゲート型
電界効果トランジスタ（以下、Ｍｉｓ）ランジスタと称
する）を有する半導体装置では、下層となるゲート電極
やソース・ドレイン領域を覆うように層間絶縁膜を形成
し、この上に配設する」二層配線との絶縁を図っている
。
の」二に形成する上層配線との間を絶縁するために層間
絶縁膜を設けている。例えば、素子として絶縁ゲート型
電界効果トランジスタ（以下、Ｍｉｓ）ランジスタと称
する）を有する半導体装置では、下層となるゲート電極
やソース・ドレイン領域を覆うように層間絶縁膜を形成
し、この上に配設する」二層配線との絶縁を図っている
。
従来、この種の層間絶縁膜には、シリコン酸化膜や比較
的低温でリフロー可能なリンを含むシリカガラス（ＰＳ
Ｇ）或いはリンとポロンを含むシリカガラス（Ｂ Ｐ
Ｓ Ｇ）が用いられており、ＭＩＳトランジスタのゲー
Ｉ・電極やソース・ドレイン領域上にシリコン酸化膜を
被着した上にＰＳＧやＢＰＳＧ等の膜を被着形成してい
る。そして、この層間絶縁膜においては、膜形成後にこ
れを加熱してリフローすることにより下層のゲート電極
や下層配線によって生じた段差を緩和し、上層配線が段
差部で断線されるのを防いでいる。
的低温でリフロー可能なリンを含むシリカガラス（ＰＳ
Ｇ）或いはリンとポロンを含むシリカガラス（Ｂ Ｐ
Ｓ Ｇ）が用いられており、ＭＩＳトランジスタのゲー
Ｉ・電極やソース・ドレイン領域上にシリコン酸化膜を
被着した上にＰＳＧやＢＰＳＧ等の膜を被着形成してい
る。そして、この層間絶縁膜においては、膜形成後にこ
れを加熱してリフローすることにより下層のゲート電極
や下層配線によって生じた段差を緩和し、上層配線が段
差部で断線されるのを防いでいる。
通常、これらＰＳＧ、ＢＦ’ＳＧは低温でリフロー可能
であるが、窒素、アルゴン等の非酸化性雰囲気中よりも
スチーム雰囲気中の方が更に低い温度でリフロー可能で
ある。したがって近年のように素子の微細化に伴ってソ
ース・ドレイン領域の浅い接合が要求されている状態下
では、低温での処理が可能なスチーム雰囲気中でのりフ
ローを行うことが多くなっている。
であるが、窒素、アルゴン等の非酸化性雰囲気中よりも
スチーム雰囲気中の方が更に低い温度でリフロー可能で
ある。したがって近年のように素子の微細化に伴ってソ
ース・ドレイン領域の浅い接合が要求されている状態下
では、低温での処理が可能なスチーム雰囲気中でのりフ
ローを行うことが多くなっている。
上述した従来の半導体装置では、シリコン酸化膜とＰＳ
Ｇ又はＢＰＳＧからなる層間絶縁膜をスチーム雰囲気中
でリフローしているため、耐酸化性のないこれら層間絶
縁膜の下層のゲート電極やソース・ドレイン領域が酸化
されてしまう。このため、ゲート電極やソース・ドレイ
ン領域の酸化が過度になるとゲート電極形状が変形され
、電気的な特性が劣化されることがある。特に、ゲート
長が短縮化されている微細Ｍ■Ｓトランジスタではゲー
ト電極の変形に伴う特性の劣化は顕著なものになる。
Ｇ又はＢＰＳＧからなる層間絶縁膜をスチーム雰囲気中
でリフローしているため、耐酸化性のないこれら層間絶
縁膜の下層のゲート電極やソース・ドレイン領域が酸化
されてしまう。このため、ゲート電極やソース・ドレイ
ン領域の酸化が過度になるとゲート電極形状が変形され
、電気的な特性が劣化されることがある。特に、ゲート
長が短縮化されている微細Ｍ■Ｓトランジスタではゲー
ト電極の変形に伴う特性の劣化は顕著なものになる。
また、ゲート電極を高融点金属或いは高融点金属シリサ
イドを含む材料から構成している場合には、酸化によっ
て高融点金属が昇華されて形状の変形度合が著しくなり
、或いは高融点金属シリサイドの層抵抗が増大するとい
う問題もある。
イドを含む材料から構成している場合には、酸化によっ
て高融点金属が昇華されて形状の変形度合が著しくなり
、或いは高融点金属シリサイドの層抵抗が増大するとい
う問題もある。
本発明の半導体装置は、ＭＩＳトランジスタのゲート電
極やソース・ドレイン領域を酸化することなく層間絶縁
膜のみをスチーム雰囲気でリフローすることを可能とし
、素子の特性劣化を防止するとともに上層配線における
断線等を有効に防止するものである。
極やソース・ドレイン領域を酸化することなく層間絶縁
膜のみをスチーム雰囲気でリフローすることを可能とし
、素子の特性劣化を防止するとともに上層配線における
断線等を有効に防止するものである。
本発明の半導体装置は、ＭＩＳ）ランジスタのゲート電
極やソース・ドレイン領域上に形成する層間絶縁膜を、
下層から順にシリコン酸化膜、シリコン窒化膜及び不純
物を含むシリカガラス膜を積層した３層構造に構成して
いる。
極やソース・ドレイン領域上に形成する層間絶縁膜を、
下層から順にシリコン酸化膜、シリコン窒化膜及び不純
物を含むシリカガラス膜を積層した３層構造に構成して
いる。
次に、本発明を図面を参照して説明する。
図は本発明の一実施例の断面図であり、ここではＮチャ
ネルＭＩＳ＋−ランジスタに適用した例を示している。
ネルＭＩＳ＋−ランジスタに適用した例を示している。
即ち、Ｐ型車結晶シリコン基体１」二に熱酸化法によっ
て３００人の厚さのゲートシリコン酸化膜２を成長し、
この上にリンを添加した多結晶シリ、コン膜３を２００
０人の厚さに、更にこの上に高融点金属シリサイドであ
るタングステンシリサイド膜４を２０００人の厚さに夫
々ＣＶＤ法やスパック法によって成長させる。その後に
これらをフォトリソグラフィ技術を用いて所要形状にバ
ターニングし７、所謂ポリサイドと称される２層構造の
ゲート電極５を形成する。
て３００人の厚さのゲートシリコン酸化膜２を成長し、
この上にリンを添加した多結晶シリ、コン膜３を２００
０人の厚さに、更にこの上に高融点金属シリサイドであ
るタングステンシリサイド膜４を２０００人の厚さに夫
々ＣＶＤ法やスパック法によって成長させる。その後に
これらをフォトリソグラフィ技術を用いて所要形状にバ
ターニングし７、所謂ポリサイドと称される２層構造の
ゲート電極５を形成する。
そして、このゲート電極５を用いた自己整合法によって
Ｎ型不純物である砒素をシリコン基体１にイオンン主人
し、ソース・ドレイン領域６．６を形成する。
Ｎ型不純物である砒素をシリコン基体１にイオンン主人
し、ソース・ドレイン領域６．６を形成する。
この上に、通常のＣＶＤ法によりシリコン酸化膜７を１
０００人の厚さに、その上にシリコン窒化膜８を５００
人の厚さに夫々成長させ、更にこの上にボロンとリンを
夫々４重量パーセント含むＢＰＳＧ膜９を１μｍの厚さ
に成長させ、３層構造の層間絶縁膜１０を形成する。そ
して、この層間絶縁膜１０に対して９００℃のスチーム
雰囲気で２０分間熱処理を行ない、最上層のＢ Ｐ Ｓ
Ｇ膜９をリフローしてその段差部を緩和させる。
０００人の厚さに、その上にシリコン窒化膜８を５００
人の厚さに夫々成長させ、更にこの上にボロンとリンを
夫々４重量パーセント含むＢＰＳＧ膜９を１μｍの厚さ
に成長させ、３層構造の層間絶縁膜１０を形成する。そ
して、この層間絶縁膜１０に対して９００℃のスチーム
雰囲気で２０分間熱処理を行ない、最上層のＢ Ｐ Ｓ
Ｇ膜９をリフローしてその段差部を緩和させる。
なお、その後にコンタクト孔の開設及び」二層配線の形
成を行ってＭＩＳトランジスタを完成するが、こごでは
これらの図示は省略している。
成を行ってＭＩＳトランジスタを完成するが、こごでは
これらの図示は省略している。
この構成によれば、層間絶縁膜１０のＢ Ｐ Ｓ ＧＩ
Ｉｘ９とシリコン酸化膜７との間に耐酸化性のシリコン
窒化膜８を介在させているため、ＢＰＳＧ膜９のリフロ
ーをスチーム雰囲気中で行っても、このシリコン窒化膜
８がバリヤとして機能し、下層のシリコン酸化膜７．ゲ
ート電極５及びソース・ドレイン領域６に酸化の影響を
与えることはない。
Ｉｘ９とシリコン酸化膜７との間に耐酸化性のシリコン
窒化膜８を介在させているため、ＢＰＳＧ膜９のリフロ
ーをスチーム雰囲気中で行っても、このシリコン窒化膜
８がバリヤとして機能し、下層のシリコン酸化膜７．ゲ
ート電極５及びソース・ドレイン領域６に酸化の影響を
与えることはない。
このため、ゲー ト電極５を構成するタングステンシリ
サイドｌＩ！４の酸化を防止し、その層抵抗の増大及び
多結晶シリコン膜３からの剥がれ等の不具合を未然に防
止できる。これにより、Ｍ Ｉ Ｓ ＋−ランジスタの
電気的特性を向」二するとともに、層間絶縁膜の平坦化
によって上層配線の信頼性を向上できる。
サイドｌＩ！４の酸化を防止し、その層抵抗の増大及び
多結晶シリコン膜３からの剥がれ等の不具合を未然に防
止できる。これにより、Ｍ Ｉ Ｓ ＋−ランジスタの
電気的特性を向」二するとともに、層間絶縁膜の平坦化
によって上層配線の信頼性を向上できる。
ここで、前記実施例ではＮチャネルＭＩＳトランジスタ
を例示したが、ＰチャネルＭＩＳ）ランジスタにも同様
に適用できる。また、層間絶縁膜は最上層にＰＳＧ膜を
用いることも可能である。
を例示したが、ＰチャネルＭＩＳ）ランジスタにも同様
に適用できる。また、層間絶縁膜は最上層にＰＳＧ膜を
用いることも可能である。
以上説明したように本発明は、ゲート電極やソース・ド
レイン領域上に形成する層間絶縁膜を、下層から順にシ
リコン酸化膜、シリコン窒化膜及び不純物を含むシリカ
ガラス膜を積層した３層構造に構成しているので、層間
絶縁膜をスチーム雰囲気中でリフロー処理を行ってもシ
リコン窒化膜の耐酸化性によってゲート電極やソース・
ドレイン領域への酸化の影響を防止でき、これらの酸化
を未然に防止して素子の電気的特性の向上及び配線の平
坦化による信頼性の向上を達成できる。また、スチーム
雰囲気中でのりフローを実現することにより、ソース・
ドレイン領域の浅い接合を可能とし、かつこれにより素
子の短チヤネル化を可能として半導体装置の高集積化を
達成することができる。
レイン領域上に形成する層間絶縁膜を、下層から順にシ
リコン酸化膜、シリコン窒化膜及び不純物を含むシリカ
ガラス膜を積層した３層構造に構成しているので、層間
絶縁膜をスチーム雰囲気中でリフロー処理を行ってもシ
リコン窒化膜の耐酸化性によってゲート電極やソース・
ドレイン領域への酸化の影響を防止でき、これらの酸化
を未然に防止して素子の電気的特性の向上及び配線の平
坦化による信頼性の向上を達成できる。また、スチーム
雰囲気中でのりフローを実現することにより、ソース・
ドレイン領域の浅い接合を可能とし、かつこれにより素
子の短チヤネル化を可能として半導体装置の高集積化を
達成することができる。
図は本発明の一実施例の要部の断面図である。
１・・・ソリコン基体、２・・・ゲート酸化膜、３・・
・多結晶シリコン膜、４・・・タングステンシリサイド
膜、５・・・ゲート電極、６・・・ソース・ドレイン領
域、７・・・シリコン酸化膜、８・・・シリコン窒化膜
、９・・・ＢＰＳＧ膜、１０・・・層間絶縁膜。
・多結晶シリコン膜、４・・・タングステンシリサイド
膜、５・・・ゲート電極、６・・・ソース・ドレイン領
域、７・・・シリコン酸化膜、８・・・シリコン窒化膜
、９・・・ＢＰＳＧ膜、１０・・・層間絶縁膜。
Claims (2)
- （１）絶縁ゲート型電界効果トランジスタを備える半導
体装置において、前記絶縁ゲート型電界効果トランジス
タのゲート電極、ソース・ドレイン領域上に形成する層
間絶縁膜を、下層から順にシリコン酸化膜、シリコン窒
化膜及び不純物を含むシリカガラス膜を積層した３層構
造に構成したことを特徴とする半導体装置。 - （２）ゲート電極を多結晶シリコン膜と高融点金属シリ
サイド膜の２層からなるポリサイド構造に構成してなる
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006227A JPS62165365A (ja) | 1986-01-17 | 1986-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006227A JPS62165365A (ja) | 1986-01-17 | 1986-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165365A true JPS62165365A (ja) | 1987-07-21 |
Family
ID=11632628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006227A Pending JPS62165365A (ja) | 1986-01-17 | 1986-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165365A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434187B1 (ko) * | 2001-08-18 | 2004-06-04 | 삼성전자주식회사 | 반도체 장치의 절연막 패턴 형성 방법 |
| KR100452311B1 (ko) * | 1997-04-11 | 2005-01-17 | 삼성전자주식회사 | 반도체소자의층간절연막및그의제조방법 |
| JP2008112823A (ja) * | 2006-10-30 | 2008-05-15 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| KR100845718B1 (ko) | 2002-12-20 | 2008-07-10 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
| JP2015135982A (ja) * | 2015-03-11 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US10008584B2 (en) | 2011-06-28 | 2018-06-26 | Renesas Electronics Corporation | Semiconductor device, method of manufacturing the semiconductor device, and electronic device |
-
1986
- 1986-01-17 JP JP61006227A patent/JPS62165365A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452311B1 (ko) * | 1997-04-11 | 2005-01-17 | 삼성전자주식회사 | 반도체소자의층간절연막및그의제조방법 |
| KR100434187B1 (ko) * | 2001-08-18 | 2004-06-04 | 삼성전자주식회사 | 반도체 장치의 절연막 패턴 형성 방법 |
| KR100845718B1 (ko) | 2002-12-20 | 2008-07-10 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
| JP2008112823A (ja) * | 2006-10-30 | 2008-05-15 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| US10008584B2 (en) | 2011-06-28 | 2018-06-26 | Renesas Electronics Corporation | Semiconductor device, method of manufacturing the semiconductor device, and electronic device |
| JP2015135982A (ja) * | 2015-03-11 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4716131A (en) | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film | |
| US6117792A (en) | Method for manufacturing semiconductor device | |
| US5705845A (en) | Semiconductor device with particular metal silicide film | |
| JPS62165365A (ja) | 半導体装置 | |
| JPH0258259A (ja) | 半導体装置の製造方法 | |
| JPS59195870A (ja) | 半導体装置 | |
| JPS58215055A (ja) | 半導体集積回路装置 | |
| JPH02192161A (ja) | 半導体集積回路装置 | |
| JPS6340374A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP3104322B2 (ja) | 半導体装置 | |
| JPH0528501B2 (ja) | ||
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JP2623711B2 (ja) | 半導体装置 | |
| JPH06132501A (ja) | 半導体装置の製造方法 | |
| JPS59161072A (ja) | 半導体装置 | |
| JPS61150376A (ja) | 半導体装置 | |
| JPH03283565A (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JP3037100B2 (ja) | 半導体装置の製造方法 | |
| JPH04103172A (ja) | 半導体装置のゲート電極構造 | |
| JP2789938B2 (ja) | 半導体装置 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPH0448657A (ja) | 半導体装置およびその製造方法 | |
| JP3048796B2 (ja) | 半導体集積回路の製造方法 | |
| JPS62224075A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0474457A (ja) | 半導体装置及びその製造方法 |