JPS6340374A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
- Publication number
- JPS6340374A JPS6340374A JP18358386A JP18358386A JPS6340374A JP S6340374 A JPS6340374 A JP S6340374A JP 18358386 A JP18358386 A JP 18358386A JP 18358386 A JP18358386 A JP 18358386A JP S6340374 A JPS6340374 A JP S6340374A
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- JP
- Japan
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- concentration impurity
- impurity region
- high concentration
- region
- gate electrode
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、Ｌ Ｄ Ｄ （Ｌ １Ｇｈｔｌｙ Ｄ
０ｐｅｌ）ｅｄＤｒｅｉｎ）構造を有するＭＯＳ型半導
体装置に関する。
０ｐｅｌ）ｅｄＤｒｅｉｎ）構造を有するＭＯＳ型半導
体装置に関する。
（従来の技術）
ＬＤ［）構造のＭＯＳ型トランジスタは、ゲート電極と
ドレイン電極との間で局部的に集中する電界強度を緩和
するために、その電界集中部分にあけるトレイン電極の
不純物濃度を低く押えるようにしたものであって、例え
ば第５図のように構成される。
ドレイン電極との間で局部的に集中する電界強度を緩和
するために、その電界集中部分にあけるトレイン電極の
不純物濃度を低く押えるようにしたものであって、例え
ば第５図のように構成される。
まず第５図（Ａ）のように、半導体基板１１上に素子分
離用のフィールド絶縁膜１２を形成し、その後、半導体
基板１１上にゲート絶縁膜１３を介して多結晶シリコン
を堆積してゲート電極１４を形成する。
離用のフィールド絶縁膜１２を形成し、その後、半導体
基板１１上にゲート絶縁膜１３を介して多結晶シリコン
を堆積してゲート電極１４を形成する。
次に、このゲート電極１４をマスクとして不純物をイオ
ン注入することによって、基板１１と逆導電型の低濃度
不純物領域１５を基板１１表面に形成する。
ン注入することによって、基板１１と逆導電型の低濃度
不純物領域１５を基板１１表面に形成する。
そして、レジストパターン１６を選択的に形成した後に
、高濃度の不純物イオン注入を行なって基板１１と逆導
電型の高濃度不純物領域１７を形成する。
、高濃度の不純物イオン注入を行なって基板１１と逆導
電型の高濃度不純物領域１７を形成する。
次に第５図（Ｂ）に示すように、層間絶縁膜１８を気相
成長法により全面に堆積し、その後、この層間絶縁ｌｌ
１１８を選択的にエツチングして高濃度不純物領域１７
上に甲ンタクトホール１９を形成する。
成長法により全面に堆積し、その後、この層間絶縁ｌｌ
１１８を選択的にエツチングして高濃度不純物領域１７
上に甲ンタクトホール１９を形成する。
そして、このコンタクトホール１９にアルミニウムの金
属配線２０を形成してＬＤＤ構造のＭＯ３型トランジス
タを形成する。
属配線２０を形成してＬＤＤ構造のＭＯ３型トランジス
タを形成する。
しかしながら、このように製造されたＬ Ｄ Ｄ ｔＡ
造のＭＯＳ型トランジスタにあっては、高濃度不純物領
域１７を形成する際のマスクずれを考慮にいれなければ
ならないので、第５図（Ｂ）における低濃度不純物領域
１５の幅は、ＬＤＤ構造の動作の信頼性を保証するため
に必要な幅αと、レジストパターン１６を形成する際の
マスク合せ余裕ａとの和（α十℃）になる。またコンタ
クトホール１９は、そのコンタクト部におけるコンタク
ト抵抗の増大や、金属配線２０の配線材料であるアルミ
ニウムのアロイ・スパイクによる接合破壊を防止するた
めに、表面濃度が高く接合深さの深い高濃度不純物領域
１７上に形成されなければならない。このため、高濃度
不純物領域１１上にコンタクトホール１９を形成する際
のマスクずれを考慮にいれると、低濃度不純物領域１５
の端とコンタクトホール１９の開口端との距離は、マス
ク合せ余裕Ｑａが設計上必要となる。
造のＭＯＳ型トランジスタにあっては、高濃度不純物領
域１７を形成する際のマスクずれを考慮にいれなければ
ならないので、第５図（Ｂ）における低濃度不純物領域
１５の幅は、ＬＤＤ構造の動作の信頼性を保証するため
に必要な幅αと、レジストパターン１６を形成する際の
マスク合せ余裕ａとの和（α十℃）になる。またコンタ
クトホール１９は、そのコンタクト部におけるコンタク
ト抵抗の増大や、金属配線２０の配線材料であるアルミ
ニウムのアロイ・スパイクによる接合破壊を防止するた
めに、表面濃度が高く接合深さの深い高濃度不純物領域
１７上に形成されなければならない。このため、高濃度
不純物領域１１上にコンタクトホール１９を形成する際
のマスクずれを考慮にいれると、低濃度不純物領域１５
の端とコンタクトホール１９の開口端との距離は、マス
ク合せ余裕Ｑａが設計上必要となる。
したがって、ゲート電極１４の端とコンタクトホール１
９の開口端との距離Ｃは、 Ｃ−α十ｇ＋ｆｉｏ となる。ここで、αは約０．２［
μｍ］、 りと２０は共に０．６［μｍ］程度である。
９の開口端との距離Ｃは、 Ｃ−α十ｇ＋ｆｉｏ となる。ここで、αは約０．２［
μｍ］、 りと２０は共に０．６［μｍ］程度である。
すなわち、ゲート電極１４の端とコンタクトホール１９
の開口端との間には、１．８［μｍ］の距離が必要とな
るので、集積度を向上させるのは困難となる。
の開口端との間には、１．８［μｍ］の距離が必要とな
るので、集積度を向上させるのは困難となる。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
において必要であったマスク合せ余裕の距離を縮小でき
るようにして、高集積化に適したＬＤＤ構造のＭＯＳ型
半導体装置およびその製すなわちこの発明に係るＭＯＳ
型半導体装置にあっては、ドレイン電極をゲート電極近
傍の低濃度不純物領域とこれに隣接する高濃度不純物領
域とから形成し、さらにこのトレイン電極と金属配線と
のコンタクト部に再拡散層を形成するようにしたもので
ある。
において必要であったマスク合せ余裕の距離を縮小でき
るようにして、高集積化に適したＬＤＤ構造のＭＯＳ型
半導体装置およびその製すなわちこの発明に係るＭＯＳ
型半導体装置にあっては、ドレイン電極をゲート電極近
傍の低濃度不純物領域とこれに隣接する高濃度不純物領
域とから形成し、さらにこのトレイン電極と金属配線と
のコンタクト部に再拡散層を形成するようにしたもので
ある。
すなわちこのような構造のＭＯＳ型半導体装置にあって
は、金属破線を形成する際のマスク合せ余裕を考慮する
必要がなくなり、ＬＤＤ構造のＭＯＳ型トランジスタの
占有面積を縮小できるようになる。
は、金属破線を形成する際のマスク合せ余裕を考慮する
必要がなくなり、ＬＤＤ構造のＭＯＳ型トランジスタの
占有面積を縮小できるようになる。
（実施例）
以下第１図乃至第４図を参照してこの発明の一実施例を
説明する。まず第１図に示すように、半導体基板２１上
に素子分離用のフィールド絶縁膜２２を形成し、その後
、半導体基板２１上にゲート絶縁膜２３を介して多結晶
シリコンを堆積してゲート電極２４を形成する。次に、
このゲート電極２４をマスクとして不純物をイオン注入
することによって・基板２１と逆導電型の低濃度不純物
領域２５を基板２１表面に形成する。そして、レジスト
パターン２６を選択的に形成した後に、高濃度の不純物
イオン注入を行なって基板２１と逆導電型の高濃度不純
物領域２１を形成する。
説明する。まず第１図に示すように、半導体基板２１上
に素子分離用のフィールド絶縁膜２２を形成し、その後
、半導体基板２１上にゲート絶縁膜２３を介して多結晶
シリコンを堆積してゲート電極２４を形成する。次に、
このゲート電極２４をマスクとして不純物をイオン注入
することによって・基板２１と逆導電型の低濃度不純物
領域２５を基板２１表面に形成する。そして、レジスト
パターン２６を選択的に形成した後に、高濃度の不純物
イオン注入を行なって基板２１と逆導電型の高濃度不純
物領域２１を形成する。
次に第２図に示すように、層間絶縁膜２８を気相成長法
により全面に堆積し、その後、この層間絶縁膜２８を選
択的にエツチングして高濃度不純物領１ｇ２７上にコン
タクトホール２９を形成する。ここで、第２図では、マ
スクずれが生じてコンタクトホール２９の開口端が低濃
度不純物領域２５にまで及んでいる状態を示している。
により全面に堆積し、その後、この層間絶縁膜２８を選
択的にエツチングして高濃度不純物領１ｇ２７上にコン
タクトホール２９を形成する。ここで、第２図では、マ
スクずれが生じてコンタクトホール２９の開口端が低濃
度不純物領域２５にまで及んでいる状態を示している。
次に第３図のように、コンタクトホール２９内部を含む
層間絶縁１２８上に膜厚が約３０００［人〕のＰＳＧｇ
１３０を気相成長法により形成する。そして、窒化雰囲
気中で、９００℃、３０分の７ニールを行なうことによ
って、ＰＳＧ膜３０から基板２１にリンを拡散させて高
濃度の再拡散層３１を形成する。この結果、コンタクト
ホール２９を形成する際にマスクずれが生じてコンタク
トホール２９の開口端が低濃度不純物領域２５にまで及
んだ場合においても、再拡散１ｉ１３１すなわち高濃度
不純物ｆＩＡＩｔｊ、上にコンタクホール２９が形成さ
れるようになる。したがって従来において必要であった
コンタクトホールを形成する際のマスク合せ余裕ｎｏを
考慮する必要がなくなる。
層間絶縁１２８上に膜厚が約３０００［人〕のＰＳＧｇ
１３０を気相成長法により形成する。そして、窒化雰囲
気中で、９００℃、３０分の７ニールを行なうことによ
って、ＰＳＧ膜３０から基板２１にリンを拡散させて高
濃度の再拡散層３１を形成する。この結果、コンタクト
ホール２９を形成する際にマスクずれが生じてコンタク
トホール２９の開口端が低濃度不純物領域２５にまで及
んだ場合においても、再拡散１ｉ１３１すなわち高濃度
不純物ｆＩＡＩｔｊ、上にコンタクホール２９が形成さ
れるようになる。したがって従来において必要であった
コンタクトホールを形成する際のマスク合せ余裕ｎｏを
考慮する必要がなくなる。
次に第４図に示すように、ＰＳＧ、１３０をＮＨ４Ｆ等
により剥離した後に、コンタクトホール２９にアルミニ
ウムの金、穫配線３２を形成してＬＤＤ構造のＭＯＳ型
半導体装置を製造する。
により剥離した後に、コンタクトホール２９にアルミニ
ウムの金、穫配線３２を形成してＬＤＤ構造のＭＯＳ型
半導体装置を製造する。
したがって、このように製造された半導体装置にあって
は、ゲート電１ｌｉ２４の端とコンタクトホール２９の
開口端との距１ｉＩＩｔＣ口は、ＬＤＤ１１１造の動作
（７）ｕｊ性を保証するために必要な低濃度不純物領域
２５の幅αと高濃度不純物領域２７を形成する際のマス
ク合せ余裕２との和となる。また、再拡散層３１を形成
した際にこの再拡散層３１が低濃度不純物＃１戚２５に
浸蝕する幅は０，２［μｍ］程度であるので、必要な低
濃度不純物領１１ｉ１！２５の幅は充分に確保される。
は、ゲート電１ｌｉ２４の端とコンタクトホール２９の
開口端との距１ｉＩＩｔＣ口は、ＬＤＤ１１１造の動作
（７）ｕｊ性を保証するために必要な低濃度不純物領域
２５の幅αと高濃度不純物領域２７を形成する際のマス
ク合せ余裕２との和となる。また、再拡散層３１を形成
した際にこの再拡散層３１が低濃度不純物＃１戚２５に
浸蝕する幅は０，２［μｍ］程度であるので、必要な低
濃度不純物領１１ｉ１！２５の幅は充分に確保される。
尚、この実施例においては、多結晶シリコンでゲート電
極２４を形成したが、高融点金属であるＭ○、Ｗ等との
ポリサイド構造を使用することも可能である。また、固
相拡散によって再拡散＠３１を形成したが、不純物をイ
オン注入することにより再拡散層３１を形成することも
可能である。さらに、この実施例においては方側のみＬ
ＤＤ構造を形成する場合について説明したが、ゲート１
１の両側にＬＤＤ構造を形成した素子においても同種で
ある。
極２４を形成したが、高融点金属であるＭ○、Ｗ等との
ポリサイド構造を使用することも可能である。また、固
相拡散によって再拡散＠３１を形成したが、不純物をイ
オン注入することにより再拡散層３１を形成することも
可能である。さらに、この実施例においては方側のみＬ
ＤＤ構造を形成する場合について説明したが、ゲート１
１の両側にＬＤＤ構造を形成した素子においても同種で
ある。
［発明の効果］
以上のようにこの発明によれば、マスク合せ余裕の距離
が効果的に縮小できるようになるので、高集積化に適し
た構造のＭＯＳ型半導体装置が製造されるようになる。
が効果的に縮小できるようになるので、高集積化に適し
た構造のＭＯＳ型半導体装置が製造されるようになる。
第１図乃至第４図はこの発明の一実施例に係るＭＯＳ型
半導体装置の製造工程を説明する断面構造図、第５図は
従来のＭＯＳ型半導体装置の製造工程を説明する断面構
造図である。 ２１・・・半導体基板、２２・・・フィールド絶縁膜、
２３・・・ゲート絶縁膜、２４・・・ゲート電極、２５
・・・低濃度不純物領域、２７・・・高濃度不純物領域
、２８・・・層間絶縁膜、２９・・・コンタクトホール
、３０・・・ＰＳＧＩ、３１・・・再拡散層、３２・・
・金属配線。
半導体装置の製造工程を説明する断面構造図、第５図は
従来のＭＯＳ型半導体装置の製造工程を説明する断面構
造図である。 ２１・・・半導体基板、２２・・・フィールド絶縁膜、
２３・・・ゲート絶縁膜、２４・・・ゲート電極、２５
・・・低濃度不純物領域、２７・・・高濃度不純物領域
、２８・・・層間絶縁膜、２９・・・コンタクトホール
、３０・・・ＰＳＧＩ、３１・・・再拡散層、３２・・
・金属配線。
Claims (2)
- （１）第１導電型の半導体基板と、 この半導体基板の表面領域に所定の間隔に 離隔した状態で形成された第２導電型の第１および第２
の高濃度不純物領域と、 この第１および第２の高濃度不純物領域間 の上記半導体基板上に絶縁膜を介して形成されたゲート
電極と、 上記第２の高濃度不純物領域のゲート電極 近傍に形成された低濃度不純物拡散層と、 上記第１の高濃度不純物領域上、および上 記低濃度不純物領域と上記第２の高濃度不純物領域を含
む領域上に形成された金属配線層と、この金属配線層と
上記第２の高濃度不純物 領域とのコンタクト部に形成された第２導電型の不純物
再拡散層とを具備し、 上記第１の高濃度不純物領域によってソー ス電極が形成され、上記低濃度不純物拡散層と、上記第
２の高濃度不純物領域と、上記不純物再拡散とによって
ドレイン電極が形成されるようになることを特徴とする
ＭＯＳ型半導体装置。 - （２）第１導電型の半導体基板上に絶縁膜を介してゲー
ト電極を形成する工程と、 上記ゲート電極をマスクとして不純物をイ オン注入して第２導電型の第１および第２の低濃度不純
物領域を形成する工程と、 上記第２の低濃度不純物領域の上記ゲート 電極近傍の部分を除いて、上記第１および第２の低濃度
不純物領域に不純物をイオン注入して上記第１および第
２の低濃度不純物領域を第２導電型の第１および第２の
高濃度不純物領域に形成する工程と、 上記第１の高濃度不純物領域上、および上 記ゲート電極近傍の上記低濃度不純物領域とこの低濃度
不純物領域に隣接する上記第２の高濃度不純物領域を含
む領域上に第１および第２のコンタクトホールを形成す
る工程と、 上記第２のコンタクトホールが形成された 領域に第２導電型の再拡散層を形成する工程とを具備し
たことを特徴とするＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358386A JPS6340374A (ja) | 1986-08-05 | 1986-08-05 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18358386A JPS6340374A (ja) | 1986-08-05 | 1986-08-05 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340374A true JPS6340374A (ja) | 1988-02-20 |
Family
ID=16138355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18358386A Pending JPS6340374A (ja) | 1986-08-05 | 1986-08-05 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340374A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510279A (en) * | 1995-01-06 | 1996-04-23 | United Microelectronics Corp. | Method of fabricating an asymmetric lightly doped drain transistor device |
| US5578509A (en) * | 1993-04-23 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
| US5629220A (en) * | 1993-07-27 | 1997-05-13 | United Microelectronics Corporation | Method of manufacture of pull down transistor with drain off-set for low leakage SRAM's |
| JP2008023242A (ja) * | 2006-07-25 | 2008-02-07 | Tatsuya Nishiura | キャディバッグ |
| US7944719B2 (en) | 2005-08-08 | 2011-05-17 | Koninklijke Philips Electronics N.V. | Voltage multiplier with improved power efficiency and apparatus provided with such voltage multiplier |
-
1986
- 1986-08-05 JP JP18358386A patent/JPS6340374A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578509A (en) * | 1993-04-23 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
| US5629220A (en) * | 1993-07-27 | 1997-05-13 | United Microelectronics Corporation | Method of manufacture of pull down transistor with drain off-set for low leakage SRAM's |
| US5510279A (en) * | 1995-01-06 | 1996-04-23 | United Microelectronics Corp. | Method of fabricating an asymmetric lightly doped drain transistor device |
| US7944719B2 (en) | 2005-08-08 | 2011-05-17 | Koninklijke Philips Electronics N.V. | Voltage multiplier with improved power efficiency and apparatus provided with such voltage multiplier |
| JP2008023242A (ja) * | 2006-07-25 | 2008-02-07 | Tatsuya Nishiura | キャディバッグ |
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