JPS62168221A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入出力制御装置に関し、特に中央処理装置から
出力された指令に従って磁気ディスク装置のリード／ラ
イト動作を制御する入出力制御装置に関する。

〔従来の技術〕

一般にマイクロプログラム制御の入出力制御装置は、中
央処理装置から出力された指令に応答して動作する。こ
の指令としては、ライト命令やリード命令がある。

従来、磁気ディスク装置と中央処理装置間でデータ転送
を行う場合、中央処理装置から人出力制御装置に指令が
出されると、人出力制御装置はこの指令を解読して磁気
ディスク装置に対して必要なコマンドを送出し、ダイレ
クトメモリアクセスデータ転送の制御を行ってデータ転
送を実けする。

データ転送が終了すると、入出力制御装置は動作が終了
した旨を中央処理装置に対して割込みにより通知する。

従来の入出力制御装置では、ライト動作（中央処理装置
から磁気ディスク装置へのデータ転送）時にシステムの
電源が瞬断や停電等により断した場合には、第７図に示
すように、決められたデータ長を書き終わらないうちに
途中でライト動作が中断するので、ライト中のセクタの
データ破壊を生じる。また、中央処理装置でも入出力制
御装置でも、電源が断になると実行していた動作の情報
が全てクリア（消失）されてしまう。

〔発明が解決しようとする問題点〕

上述した従来の入出力制御装置は、ライト動作時に発生
したシステムの電源の瞬断や停電等の電源断によりセク
タのデータ破壊を生じ、このため電源が復旧したときに
不用意にデータ破壊を生じたセクタをリードするとリー
ドエラーが発生し、システム障害を起こすという欠点が
ある。

また、上述のり一ドエラーを回避するためにシステムの
立ち上げ前にファイル復旧という作業が必要になるが、
使用していた磁気ディスク装置にシステムのソフトウェ
アが格納されており、破壊されたセクタがファイルのデ
ィレクトリの部分であるとファイルの復旧に長時間を費
し、システムのダウン時間を長くするという欠点がある
。

本発明の目的は、上述の点に鑑み、システムの電源の瞬
断や停電等によりデータ破壊されたセクタを電源復電後
にソフトウェアの介在なしに自動的に復旧するようにし
た入出力制御装置を提供することにある。

〔問題点を解決するための手段〕

本発明の入出力制御装置は、中央処理装置からの指令に
より磁気ディスク装置のリード動作およびライト動作の
制御を行う入出力制御装置において、電圧降下を監視す
る電圧監視回路と、電圧降下時に動作を行っていた前記
磁気ディスク装置のユニット番号、シリンダ番号、トラ
ック番号、セクタ番号、電圧降下指示フラグおよびデー
タ格納有効性指示ビットを含む情報を格納する第１ＦＩ
ＦＯと、所定バイト数のデータを格納できる第２ＦＩＦ
Ｏと、前記第１ＦＩＦＯおよび前記第２ＦＩＦＯをバッ
テリバックアップするバッテリ回路と、システムの電源
装置の電圧降下予告線の駆動によってマイクロプロセッ
サへの割込みを可能とする割込み回路とを有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示す構成図である。本実
施例の入出力制御装置（以下、ＤＫＣと略記する）２は
、バスを介して中央処理装置（以下、ＣＰＵと略記する
）１に接続されるとともに複数台の磁気ディスク装置（
以下、ＤＫＵと略記する）３に接続されている。また、
ＤＫＣ２は、電源装置（以下、ＰＷＵと略記する）４に
接続されており、ＰＷＵ４は電圧降下予告線２０２を介
してＣＰＵＩに接続されている。

本実施例のＤＫＣ２は、ダイレクトメモリアクセス（Ｄ
ＭＡ）制御回路１０１と、ハス制御回路１０２と、マイ
クロプロセッサ１０３と、割込み回路１０４と、電源監
視回路１０５と、ゲート１０６と、デバイス制御回路１
０７と、ランダムアクセスメモリ　（以下、ＲＡＭと略
記する）１０８と、プログラマブルリードオンリメモリ
　（以下、ＦＲＯＭと略記する）１０９と、電源断時の
情報等を格納するための０ＭＯ３構造を有する第１１１
ＦＯ（以下、ＦＩＦＯ（ｌ）と記す）１１Ｏと、６５Ｋ
Ｂまでのデータを格納できるＬＳＩ化された１チツプの
０ＭＯ３構造を有する第２ＦＩＦＯ（以下、ＦＩＦＯ（
２１と記す）１１１　と、Ｆ　Ｔ　Ｆ　０（１１１１０
およびＦ　ｒ　Ｆ　０（２１１１１をバッテリバックア
ップするバッテリ回路１１２とから構成されている。

第２図を参照すると、バッテリ回路１１２は、ニッケル
カドミウム電池でなるバックアンプバッテリＢと、コン
デンサＣ１と、抵抗Ｒ１−Ｒ３と、トランジスタＴＩお
よびＴ２とから構成されている。バックアンプバッテリ
Ｂの正極ならびに負極は、Ｐ　Ｉ　Ｆ　０（１１１１０
およびＰ　Ｉ　Ｆ　０（２１１１１の動作電圧入力端子
ｖＣＣならびにグランド端子ＧＮＤにそれぞれ接続され
ている。このバッテリ回路１１２は、トランジスタＴ１
のオフ時にバックアンプバッテリＢによってＦ　Ｉ　Ｆ
　０（ｌｌ　１１０およびＦＩＦＯ（２１１１１をバッ
テリバックアップする。

第３図を参照すると、電源監視回路１０５は、電圧検出
器１１３と、抵抗Ｒ４〜Ｒ６と、コンデンサＣ２とから
構成されている。なお、符号２０１は電源監視回路１０
５から割込み回路１０４を介してマイクロプロセッサ１
０３に接続された緊急割込み線を示す。この電源監視回
路１０５は、電源電圧が降下すると電圧検出器１１３が
これを検知して緊急割込みｆａ２０１を駆動するように
なっている。

第４図を参照すると、Ｆ　Ｉ　Ｆ　０（１１１１０には
、電圧降下があったことを示す電圧降下指示フラグと、
Ｆ　Ｉ　Ｆ　０（２）　１１１にデータが格納されてい
ることを示すデータ格納有効性指示とット（以下、Ｖビ
ットと略記する）と、ＤＫＵ３のユニット番号と、電源
断時のシリンダ番号と、電源断時のトランク番号と、電
源断時のセクタ番号と、動作開始時のシリンダ番号と、
動作開始時のトラック番号と、動作開始時のセクタ番号
とが格納されるようになっている。なお、電圧降下指示
フラグは“１″のときに電圧降下があったことを示しζ
Ｖビットば“１”のときにＦ　Ｔ　Ｆ　Ｏ（２＋　１１
１にデータが格納されていることを示す。

第５図を参照すると、本実施例のＤＫＣ２における処理
は、ライト中かどうかを判定する判定ステップ６０１　
と、デバイス制御回路１０７のクリアステ・７プ６０２
と、ＤＭＡ制御回路１０１の退避モードセットステップ
６０３と、緊急割込み判定ステップ６０４と、Ｐ　Ｉ　
Ｆ　Ｏｆ２＋　１１１へのデータ転送終了判定ステップ
６０５と、ＦＴＦ（］１１へのフラグ等の必要情報格納
ステップ６０６と、自己診断ステップ６０Ｂと、Ｆ　Ｉ
　Ｆ　ｏ（ｔｌ　ｔｉｏのチ、！ツタステップ６０９　
と、フラグ判定ステップ６１０と、Ｖビット判定ステッ
プ６１１　と、ライト動作実行およびＰ　Ｉ　Ｆ　Ｏｆ
ｌ＋　１１０のクリアステップ６１２と、ステータスＨ
ＩＥステップ６１３と、ＣＰＵＩからの指令検出ステッ
プ６１４と、電源断ステータス判定ステップ６１５と、
制御情報の引取りステップ６１６と、パラメータの生成
およびセントステップ６１７と、リード／ライト動作ス
テップ６１８と、終了判定ステップ６１９と、終了ステ
ータス編集ステップ６２０とからなる。

次に、このように構成された本実施例の入出力制御装置
の動作について説明する。

ＤＫＣ２は、ＣＰｔＪｌからライト命令を受は取ると、
ＣＰＵＩから必要な制御情報を引き取り、ＲＡＭ１０８
に格納する（ステップ６１６）。次に、動作に必要なパ
ラメータを生成してＤＭＡ制御回路１０１にはアドレス
／カウント値、デバイス制御回路１０７にはユニット番
号、シリンダ番号、トランク番号、セクタ番号等をセッ
トしくステップ６１７）、ＤＭＡ制御回路１０１　とバ
ス制御回路１０２とに起動をかけてＤＭＡデータ転送を
開始する（ステップ６１８）。

ライト動作中に電源断が発生すると、第６図に示すよう
に、電圧降下予告線２０２が駆動される（ＰＷＵ４は、
′ｒ１．ｔＸ電圧＋５ＶＤＣが降下ヲ始メル１０ｍ５以
上前に電圧降下予告線２０２を駆動するように設計され
ている）。

割込み回路１０４は、電圧降下予告線２０２の駆動を検
出すると、マイクロプロセッサ１０３に割り込む。

マイクロプロセッサ１０３は、この割込みを検出すると
ライト動作中かどうかを判断しくステップ６０１）、動
作していない時またはリード動作中の時はこの割込みを
無視する。ライト動作中ならばデバイス制御回路１０７
をクリアしくステップ６ｏ２）、ＤＭＡ制御回路１０１
を退避モードにセントする（ステップ６０３　）　、　
Ｄ　Ｍ　Ａ　？！ＩＩ御回路１０１は、ライト動作中（
ＤＭＡ転送中）はデバイス制御回路１０７とＦ　Ｉ　Ｆ
　０（２）　１１１との両方にデータを転送しているが
、退避モードがセントされるとデバイス制御回路１０７
へのデータ転送を中止し、ＦＩＦＯ（２１１１１のみへ
のデータ転送を行う。

ＤＭＡ制御回路１０１は、データ転送が終了（カウント
値が０”）すると（ステップ６ｏ５）、マイクロプロセ
ッサ１０３に通知を行い、マイクロプロセッサ１０３は
この通知を受は取ると、電源断が発生した時点のＤＫＩ
Ｊ３のユニット番号、シリンダ番号、トラック番号、セ
クタ番号および動作開始時のシリンダ番号、トランク番
号、セクタ番号、Ｐ　Ｉ　Ｆ　（］２１１１１に退避デ
ータが格納されていることを示すｖビットおよび電源断
が発生したことを示すデータ格納指示フラグをＦ　Ｉ　
Ｆ　０（１）　１１０に格納する（ステップ６０６）。

電源監視回路１０５は電源電圧＋５ＶＤＣを常に監視し
ており、第６図に示すように、電源電圧が＋４．７ＶＤ
Ｃ以下（抵抗Ｒ５およびＲ６の値を変えることによって
可変）になると緊急割込み線２０１を駆動し、割込み回
路１０４を介してマイクロプロセッサ１０３に割り込む
（ステップ６０４）。マイクロプロセッサ１０３は、こ
の割込みを受は取るとＦｌｒｏｔ２１１１１へのデータ
転送が終了しているか、すなわちＤＭＡ制御回路１０１
の退避動作が完了しているかどうかをチェックしくステ
ップ６０５）、完了していなければＶビットを“０″に
セットし、第４図に示すような電源断発生時の情報をＰ
ＩＦＯ（１１１１０に格納する（ステップ６０６）。

バッテリ回路１１２は、電源電圧＋５ＶＤＣが＋４．５
ＶＤＣ以下（抵抗Ｒ１およびＲ２を変えることによって
可変）になると、トランジスタＴ１がオフし、バックア
ップバッテリＢからの電圧がＦＩ　Ｆ　０ｆＬｌ　１１
０およびＦＩＦＯ（２１１１１に供給されるので、Ｐ　
Ｉ　Ｆ　０（１１１１０およびＰ　Ｉ　Ｆ　０ｆ２１１
１４の内容は保持される。電源が復旧すると、バッテリ
回路１１２のトランジスタＴ１がオンし、ＰＩＦ（］１
１１１０およびＰ　Ｉ　Ｆ　０ｆ２１１１１ニは電５電
圧＋５ＶＤＣの供給が再開される。

ＤＫＣ２は、電源が復旧すると自己診断を行い（ステッ
プ６０８）、次にＦ　Ｉ　Ｆ　（］１１１１０のチェッ
クを行う　（ステップ６０９）。

続いて、電圧降下指示フラグおよびｖビットの判定を行
い（ステップ６１０および６１１）、電圧降下指示フラ
グが“１″でＶビットが１”であればＦ　Ｉ　Ｆ　０（
１１１１０の内容で示されるセクタにＦＩＦＯ（２）　
１１１に格納されているデータをライトし、ファイルの
復旧を行う　（ステップ６１２）。このライト動作終了
後は、Ｐ　Ｉ　Ｆ　０ｆ１１１１０をクリアするととも
にＣＰＵＩからの命令を受付は可能とする。電圧降下指
示フラグが“１″でＶビットカぴ０″であれば、Ｆ　Ｉ
　Ｆ　０（１１１１０（７）内容をＲＡＭ１０８に移送
し、ＣＰＵＩへの割込みステータスを編集する（ステッ
プ６１３）。

ＣＰＵＩから電源復旧後の最初の指令がくると（ステッ
プ６１４　）　、電源断ステータスの有無を判定して（
ステップ６１５）、電源断ステータスが有る場合にはＣ
ＰＵＩに割込みを発生し、ＦＩＦＯ（１１１１０の内容
をＣＰＵＩに転送する。ＣＰＵＩはこの内容を保持し、
破壊されたセクタの内容が復旧されるまではこのセクタ
に対するリード命令を禁止する。電源断ステータスが無
い場合には、すでに述べたステップ６１６以下のステッ
プが実行される。

ステップ６１８のライト／リード動作が正常に終了する
と（ステップ６１９）、次に終了ステータスが編集され
てＲＡＭ１０８に格納され（ステップ６２０）、ＣＰＵ
Ｉに割込みが行われて正常終了が通知される。

〔発明の効果〕

以上説明したように本発明は、システムの電源の瞬断ま
たは停電によりデータ破壊されたセクタを電源復旧後に
ＤＫＣがソフトウェアの介在なしに自動的に復旧するこ
とにより、短時間にシステムの再立ち上げができる効果
がある。

また、ＦＩＦ（］２１にデータが退避できないような最
悪の場合でも、データ破壊されたセクタを電源復旧後に
ＣＰＵに通知できるため、ファイルの不完全更新による
矛盾によって生じるシステム障害を回避できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図中に示したバッテリ回路をさらに詳細に示す回路図、 第３図は第１図中に示した電源監視回路をさらに詳細に
示す回路図、 第４図は第１図中に示した第１　Ｆ　Ｉ　ＦＯに格納さ
れる情報を示す図、 第５図は第１図に示した入出力制御装置の動作を示す流
れ図、 第６図は第１図に示した入出力制御装置の動作を示すタ
イムチャート、 第７図はシステム？ＫｔｔＡ断の発生とライトセクタと
の関係を例示する図である。 図において、 ■・・・中央処理装置（ＣＰＵ）、 ２・・・入出力制御装置（Ｄ　Ｋ　Ｃ）、３・・・磁気
ディスク装置（ＤＫＬＩ）、４・・・電ＦＡ装置（ＰＷ
Ｕ）、 １０１　　・・Ｄ　Ｍ　Ａ　！ＩＩＩＪ御回路、１０２
　・・バス制御回路、 １０３　　・・マイクロプロセッサ、 １０４　　・・割込み回路、 １０５　・・電源監視回路、 １０６　　・　・ゲート、 １０７　　・・デバイス制御回路、 １０８　　・・ＲＡＭ。 １０９　　・・ＦＲＯＭ。 １１０・・第１ＦＩＦ０゜ １１１・・第２ＦＩＦ０゜ １１２　　・・バッテリ回路、 ２０１　　・・緊急割込み線、 ２０２　　・・電圧降下予告線である。

Claims (1)

1. 【特許請求の範囲】 中央処理装置からの指令により磁気ディスク装置のリー
   ド動作およびライト動作の制御を行う入出力制御装置に
   おいて、 電圧降下を監視する電圧監視回路と、 電圧降下時に動作を行っていた前記磁気ディスク装置の
   ユニット番号、シリンダ番号、トラック番号、セクタ番
   号、電圧降下指示フラグおよびデータ格納有効性指示ビ
   ットを含む情報を格納する第１ＦＩＦＯと、 所定バイト数のデータを格納できる第２ＦＩＦＯと、 前記第１ＦＩＦＯおよび前記第２ＦＩＦＯをバッテリバ
   ックアップするバッテリ回路と、 システムの電源装置の電圧降下予告線の駆動によってマ
   イクロプロセッサへの割込みを可能とする割込み回路と
   、 を有することを特徴とする入出力制御装置。