JPS62169231A - 処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマイクロプロセッサ等の処理装置に関し、特に
マイクロプログラム方式を用いた処理装置に関するもの
である。

〔発明の背景〕

現在、高機能化された汎用マイクロプロセッサ等の処理
装置には、バスエラー回復処理をサポートしたものがあ
る。これは、例えば状態制御を行うためのステータス情
報が外部メモリに記憶されていることを考えると重要な
機能である。

第６図は、従来の処理装置の基本構成を示すブロック図
である。

第６図において、１０は複数のマイクロ命令によって構
成されるマイクロプログラムが格納されてＡる記憶部、
２０は読み出されたマイクロ命令を一時的に記憶するレ
ジスタ、３０は算術及び論理演算等を行う実行処理部、
４０はレジスタ２０から出力されたマイクロ命令のシー
ケンサフィールドｂを解読し、処理装置内部の各ハード
ウェア（実行処理部３０以外は図示せず）の動作制御を
行うための制御信号ＤＥＣＯを出力するデコーダ、５０
は加算器６０からの出力を一時記憶し、それを、次に実
行すべきマイクロ命令を記憶部１０から読出すための読
み出しアドレス（以下ポインタと称す）として出力する
レジスタ、６０は現在読み出し中のマイクロ命令のポイ
ンタ（記憶部１０の読み出しアドレス）に１を加算（＋
１）する加算器、７０は２つの入力信号の何れか一方を
選択するためのセレクタ、８０は処理装置、９０はデー
タバス、１００は外部メモリである。ａは次に実行され
るべく記憶部１０から読出されたマイクロ命令、ｂは前
述した様にレジスタ２０に格納されているマイクロ命令
のうち、命令の流れを制御するためのシーケンサフィー
ルド（シーケンス制御部）、また、同じくＣは実行フィ
ールド（オペランド部）であシ、更にＣは即値データフ
ィールドの意味を持つ、ｄはセレクタ７０の選択制御信
号であ）１通常は連続したアドレスであるレジスタ５０
の出力を出力させているが、レジスタ２０に格納されて
いるマイクロ命令がジャンプ命令であるときなどはその
飛越し光のアドレスを示すオペランド部Ｃｔｌ−レジス
タ５０の出力の代シに出力させる。ｅはセレクタ７０の
出力信号であり、記憶部１０に格納されているマイクロ
命令を読出すためのアドレス信号、ＣＬＫはクロック信
号、ＤＢＧＯは前述した様に各内部ノ＼−ドウエアを制
御するための制御信号である。

第７図は第６図の動作を説明するためのタイミングチャ
ートである。

第６図の様な構成の処理装置における動作の流れは、第
７図の如く、常例記憶部１０の読出しアドレス（ポイン
タ）信号ｅが、現在実行中のマイクロ命令のポインタ（
第７図のす、ｃのカッコ内の値）よシ＋１加算した値を
示し、次に実行すべきマイクロ命令を記憶部１０から読
出す時点で、加算器６０が自動的に＋１の加算を行って
レジスタ５０に一時記憶を行い、常に次のポインタを生
成しながら、次々とマイクロ命令を読出し、実行する。

即ち、マイクロ命令の実行とマイクロ命令の読出しとを
並列に実行するパイプライン方式をとっている。

なお、第７図は前述したステータス情報を処理するため
に多く用いられるビットテスト（処理装置８０が外部メ
モリ１００に対しである番地のビット情報を読んできて
、処理装置内部にあるレジスタの中身と比較し、その比
較結果により書き換えたシ、等のビット操作処理を、内
部処理であるマイクロ命令としてリード命令、フェッチ
命令。

モデイファア命令、ライト命令の４つのマイクロ命令を
用いた場合について示している。

ところで、ステータス情報は状態制御を行うための重要
な情報であシ、一般に外部メモリ１００内では、バイト
或いはワード構成に対してビット情報となって記憶され
ていることがほとんどである。従って、これらの情報を
扱う場合には、例えばパリティ等のエラー検出を行い、
処理装置８０と外部メモリ１００間のデータバス９０上
を転送されてくる間、もしエラーが発生したシしていた
場合には、エラー回復処理としてリトライ処理を行って
いる。

一般に上記したパリティエラーの検出タイミングは、第
７図に示す様にタイミングｔＰ、即ちデータをフェッチ
する時点で検出される。そして、従来では、上記した様
なパリティエラーに対する回復処理は、そのエラー検出
したタイミングｔｐの時点で、ポインタｅの値ｋ（ｐｃ
＋２　）から（ｐｃ）に戻す処理を行って後、リトライ
処理を行うようにしていた。

以上述べたことから明らかなように、従来では下記の如
き欠点があった。

（１）　　パイプライン方式により記憶部１０に入力さ
れるポインタｅが実行中のマイクロ命令のポインタより
＋１だけ先行しており、しかも最初のステップであるリ
ードサイクルとパリティエラー等のパスエラーが検出さ
れるサイクルとが異なるため、リトライ処理を実行する
にはポインタｅの復帰（修正）が必要となる。

（２）　　ワード構成の外部メモリ上に記憶されたビッ
ト単位に意味を持つ（即ち、ビット情報としての）例え
ば１６種のステータス情報を用いて状態制御を行うＫは
、前述の如くビット操作処理によりビット単位で制御す
る必要がある。しかしこのビット操作処理は４つのマイ
クロ命令（リード、７エツチ、モディファイ、ライト）
で構成されておシ、従ってマイクロ命令を格納する記憶
部１０の容量を増加させる。

尚、処理装置に関する参考文献としては、例えば、日経
エレクトロニクス　１９８３．１１．２１　（Ｐ２１７
〜Ｐ２４３）［“命令継続法”により仮想記憶を円滑に
サポートした６８０１０Ｊなどが挙げられる。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくシ、ハ
スエラーの発生に際しポインタの復帰を要することなく
容易にリトライ処理が行え、しかも、マイクロ命令を格
納する記憶部の容量が少なくて済む処理装置を提供する
ことにある。

〔発明の概要〕

ステータス情報をアクセスする命令は主にビット操作処
理が多く、シかも、そのアクセス、例えば、リード、モ
デ７アイ、ライトを行うときには、すべて同一アドレス
に対して行われる。また一般に処理装置は高速化手段と
してマイクロ命令の読出しにパイプライン方式を用いて
おシ、このため次に実行すべき命令が何であるかを事前
に知シ得る。

そこで１本発明は、上記したことを鑑み、特に＋１１次
の命令が例えば同一アドレスに対する外部メモリへのリ
ード／ライトアクセスでおることなどを事前に知シ得る
こと、１１１）同一アドレスのため。

複雑なアドレス更新等の処理が省けること等に着目して
発明されたものである。

本発明は、下記の簡単なハードウェア構成を追加するこ
とで、１ステップの命令で実質的には４クロツクサイク
ル（リード、７エツチ、モディファイ、ライト）を実行
し、且つ前述したポインタｅの先行加算をある特定の命
令に限って一時禁止し、マイクロ命令のステップ数を少
なくすると共にリトライ制御を容易にしている。

ここで、上記したことを実現するために追加するハード
ウェアの基本構造としては、（１）最大４サ−イクルま
でカウント可能な歩進回路と、（２）この歩進数と任意
のサイクルとの一致出力を得る比較回路を設け、それら
により、前述した第６図におけるレジスタ２０及び５０
への信号ａ及びポインタｅの加算結果の書換え（更新）
を禁止する。

なお、本発明において新設される上記回路の起動及び比
較する値（サイクル数の指定）は、マイクロ命令上に新
たなフィールドを設け、対応する信号？もたせることで
実現できる。

〔発明の実施例〕 以下１本発明の一実施例を図面を用いて詳細に説明する
。

第１図は本発明の一実施例を示すブロック図である。

第１図において、１１０は更新禁止制御部である。

本実施例では、成る特定のマイクロ命令に対してのみ後
述する様な動作を行い、その他通常のマイクロ命令に対
しては第６図に示した従来例と同様の動作を行う。

上記した特定のマイクロ命令とは、例えば、同一アドレ
スに対するリード／ライトアクセス、或いは単なるデー
タアクセス等の命令でちゃ、そのマイクロ命令上のシー
ケンサフィールド内には新たなフィールドＦとＧが新設
（以下、新設フィールドと称す）され、その新設フィー
ルドＦの中に。

更新禁止制御部１１０の動作を制御する信号が。

新設フィールドＧの中に、実行サイクル数を指定する信
号がそれぞれ埋め込まれている。

では、本実施例の動作の概要を第１図を用いて説明する
。

記憶部１０に上記した特定のマイクロ命令を読み出す為
のポインタｅが入力されると、記憶部１０からはその特
定マイクロ命令が信号ａとして読み出されレジスタ２０
に保持される。この時、新設フィールドＰＫ埋め込まれ
ていた信号ｆ（即ち、更新禁止制御部１１０の動作を制
御する信号）と。

新設フィールドＧ内に埋め込まれていた信号ｇ（即ち、
実行サイクル数を指定する信号）とが取り出され更新禁
止制御部１１０に入力される。両者とも第１図には新設
フィールドということを判シ易くスるためにレジスタ２
０からの出力の如く図示しているが、上記した様に実際
には記憶部１０から出力される。

更新禁止制御部１１０は信号ｆが入力されると。

更新禁止信号ｈ’ｔレジスタ５０に出力し、レジスタ５
０への新たなデータの書き込み（更新）を禁止する。こ
こで、新たなデータとは即ち次に読み出ナベ杏マイクロ
会心のポインタ（力ｎ算器６０の出力信号）である。つ
まヤ、この更新禁止によりレジスタ５０には特定のマイ
クロ命令のポインタがそのｉｔ保持されることになる。

その後、更新禁止制御部１１０はもう一方の信号ｇによ
り指定されるサイクル数（クロック数）分だけその禁止
制御を持続する。

さて、記憶部１０よシ特定のマイクロ命令が読み出され
た時点から、次のサイクルに移ると（即ち、約１クロツ
ク後）、レジスタ２０に保持された特定のマイクロ命令
がレジスタ２０よシ信号す。

Ｃとして出力される。この時、新設フィールドＦに埋め
込まれていた信号（即ち、更新禁止制御部１１０の動作
を制御する信号）がｆ′として取シ出され更新制御部１
１０に入力される。この信号ｆ′は先に述べた信号ｆと
全く同じものであるが１時間的には約１サイクル（１ク
ロツク）労連れることになる。

更新禁止制御部１１０は信号ｆ′が入力されると、更新
禁止信号ｈａｔレジスタ２０に出力し、レジスタ２０へ
の新たなデータの書き込み（更新）を禁止する。この更
新禁止によ勺レジスタ２０には特定のマイクロ命令がそ
のまま保持されることになる。その後、更新禁止制御部
１１０は前述と同様、信号ｇにより指定されるサイクル
数分だけレジスタ２０に対する更新禁止制御を持続する
。

また、更新禁止制御部１１０は、信号ｆ′の入力により
、処理装置８０内部の各ハードウェア（第１図では実行
処理部３０以外は図示せず）の動作制御を行うための制
御信号の生成を開始し、前述のレジスタ２００更新が停
止している期間、デコーダ４０からの制御信号ＤＢＣＤ
に代って、その制御信号を出力して命令内容の実行にあ
たる。

以上が本実施例の動作の概要である。

では、続いて、第２図〜第４図を用いて更新禁止制御部
の構成及び動作を更釦具体的に詳細に説明する。

第２図は第１図の更新禁止制御部の構成を示すブロック
図である。

第２図において、１１１は比較回路、１１２は歩進回路
、１１３は論理回路、１１４はデコーダ。

である。

また、第３図は第２図の論理回路の入出力関係を示す説
明図、第４図は第２図の要部信号のタイミングチャート
である。

前述した様に、従来で１１．ステータス情報を処理する
ために多く用いられるビットテスト等のビット操作処理
は、マイクロ命令として、リード命令、７エツチ命令、
モディファイ命令、ライト命令の４つのマイクロ命令を
用いて行なっていたが。

本実施例ではこれを１つのマイクロ命令でもって行なう
ことになる。

以下、この様なリード、７エツチ、モディファイ、ライ
トを実行する場合を例として説明をする。

この命令としては同一アドレスに対するリード／ライト
アクセスを行う様な命令であり、即ち。

前述の如ぐ特定のマイクロ命令に当る。そこで、このマ
イクロ命令を、そのポインタｅの値？１ｌ−ＰＣとして
、記憶部１０に記憶するものとする。

前述した如く、記憶部１０にポインタｅとしてｐＣが入
力されると、この特定のマイクロ命令が記憶部１０から
読み出され、更新禁止制御部１１０の論理回路１１３に
信号ｆが、比較回路１１１に信号ｇがそれぞれ第４図に
示す如くタイミングｔ１で入力される。この信号ｆ、ｇ
の入力により歩進回路１１２の動作が開始され、クロッ
ク信号ＣＬＫの立下シで歩進して、サイクル数（クロッ
ク数）をカウントしていく、この歩進回路１１２の歩進
出力Ｙは比較回路１１１に入力され、そこで信号ｇと比
較される６今、信号ｇの指定する実行サイクル数が４サ
イクルであるとすると、歩進回路１１２が４サイクル目
を歩進するタイミングｔ５において、信号ｇと歩進出力
Ｙとが一致し。

比較回路１１１の一致出力Ｘはアクティブになる。

この時、論理回路１１３では、その入出力関係が第３図
ｆａｔに示す如くである為、信号ｆと一致出力Ｘとによ
少更新禁止信号りがタイミングｔ１〜ｔ５の間生成され
出力される。即ち、この期間（２＋〜ｔ５）、前述の如
くレジスタ５０への新たなポインタ（加算器６０の出力
信号）の書き込みが禁止されるわけである。

一方１％定のマイクロ命令は記憶部１０から読み出され
レジスタ２０に入力されて後、クロック信号ＣＬＫの次
の立上シ、タイミングｔ２でレジスタ２０より信号す、
ｃとして出力される。従って、このタイミングｔ２の時
に、信号ｆ′が更新禁止制御部１１０の論理回路１１３
及びデコーダ１１４に入力される。

論理回路１１３では、信号ｆ′と一致出力Ｘとにより第
３図（ｂｌＫ示す入出力関係から、更新禁止信号ｈ′が
タイミングｔ２〜ｔｓの間生成され出力される。即ち、
この期間（ｔｚ〜１．ｓ）、前述の如くレジスタ２０へ
の新たなマイクロ命令の書き込みが禁止されるわけであ
る。

さて、一方デコーダ１１４はクロック信号ＣＬＫの入力
によりその立上夛でもって１歩進回路１１２から出力し
ている歩進出力Ｙを屓次ラッチする６また。デコーダ１
１４は信号ｆ′によりその動作を制御されておシ、信号
ｆ′が入力されている間（ｔ２〜ｔ７）、ラッチした歩
進出力Ｙ’にコード信号として解読し、処理装置８０内
部の各ハードウエアを制御するための制御信号ＤＥＣ１
を出力している。即ち１歩進回路１１２の歩進出力Ｙは
サイクル数を表すと同時にコード信号にもなっている１
例えば、タイミングｔ２でデコーダ１１４が歩進出力Ｙ
ｔ−ラッチすると、その内容としてはサイクル数が１サ
イクル目であることを表しているが、デコーダ１１４は
これヲリード動作に対応するコード信号とみなし、制御
信号ＤＥＣ１としてリード動作を実行するための制御信
号を出力する。

同様にタイミングｔ＆でラッチすると、２サイクル目で
あることを表しているが、これを７工ツチ動作に対応す
るコード信号とみなし、７工ツチ動作ケ実行するための
制御信号を出力する。以下。

３サイクル目はモディファイに対応し、４サイクル目は
ライトに対応する。

以上の様にして、信号ｆ′が入力されている期間（ｔｚ
〜ｔ７）、リード、７エツチ、モディファイ。

ライトの各動作が実行される。尚、ここで問題となるの
は、デコーダ４０からの制御信号ＤＢＣＯと、デコーダ
１１４からの制御信号ＤＥＧ１とのｔｒ換えであるが、
これは第４図に示した信号ｆ′をその切換え信号として
用いることで対処できる。

ところで、前述の如く、レジスタ２０及び５０に対する
禁止制御が行なわれるのはタイミングｔ５まであシ、そ
れ以後はレジスタ２０及び５０とし通常の動作に戻る。

即ち、先ず、タイミングｔ４でレジスタ５０が新たなポ
インタとしてｐ　ｃ　＋　１をラッチし、それにより記
憶部１０からポインタｐｃ＋ＩＫ対応するマイクロ命令
が読み出され。

次に、タイミングｔ７でレジスタ２０がそのｍみ出され
た新たなマイクロ命令（ポインタｐｃ＋１）をラッチし
て出力する。

以上述べた様に１本実施例では信号ｇで指定された任意
のサイクル数ｔマイクロ命令を更新せずに実行する方法
をハードウェアで実現している。

以上の様な動作を行なう本実施例において、パリティエ
ラーが発生した場合を、第５図を用いて説明する６通常
、データリード時に発生するパリティエラーは、データ
の７工ツチ時に検出する。

即ち、タイミング的にはｔｍＯ時点の検出となる。

また、処理装置８０内部でのフェッチはｔｙの時点とな
る。従って、パリティエラーが発生した場合、ｔＩｌＯ
時点で得たこのパリティエラー信号を７工ツチ動作禁止
信号として用いて、ｔｒの時点におけるフェッチ処理を
禁止し、その後のモディファイ及びライト処理もハード
ウェアレベルで禁止する。

これにより、処理装置８０内のデータフェッチ用レジス
タ（第１図では図示せず）に記憶されている、光に７エ
ツチされたデータが破壊されることなく保護することが
可能であシ、従って、処理装置内部の状態が保障される
。

また、本実施例によれば、パリティエラーを検出した時
点１．ｉ＋　（第４図ではタイミングｔｓ　）において
、レジスタ５０にはポインタｅの値としてｐｃが５レジ
スタ２０にはポインタｐｃに対応する特定のマイクロ命
令が、それぞれ保持されているので、リトライ処理を行
うにも、従来の如く、ポインタｅの値を戻す処理、即ち
ポインタｅの復帰を行う必要がなく、そのまま行うこと
ができる。

なお、以上述べた４サイクルのモディファイサイクルに
おいては、必ず演算を行う必要はなく、例えばデータバ
スモード（単なるデータリード）として、最後のライト
サイクルを実行しない例も信号ｇの指定する実行サイク
ル数の値によって制御可能である。

〔発明の効果〕

以上説明した様に１本発明によれば、データのリードア
クセス時にパリティエラーが生じた場合（バスエラーが
発生した場合）、ポインタの復帰を要することなく容易
にリトライ処理を行うことができる。また、従来では１
例えばビットテスト処理等のビット操作処理はリード命
令、７エツテ命令、モディファイ命令、ライト命令の４
つのマイクロ命令を用いて行っていたのが１本発明によ
れば、１つのｉイクロ命令で済む為、マイクロ命令を格
納する記憶部の容量が少なくて済む６また、上記の如く
、バリテイエ２−が生じた場合、そのパリティエラー信
号によりブ−タフエッチ動作を禁止するようにすれば、
内部のデータレジスタは前状態を維持（保障）すること
ができる。更に、これらのことから１例えばパリティエ
ラー検出信号をバスエラー割込みの１つとして用いれば
、（１）例えば特定のマイクロ命令の時、或いは常に実
行中ノマイクロ命令の時でもポインタを保時することで
、同一命令の再実行が容易にでき、　ｆｌ１１更には、
マイクロ命令のステップを、実質的（動作クロック数）
な動作を変えずに、少なくできる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図の更新禁止制御部の構成を示すブロック
図、第３図は第２図の論理回路の入出力関係を示す説明
図、第４図は第１図の要部信号のタイミングチャート、
第５図は第１図に示す処理装置においてパリティエラー
が発生した場合の動作を説明するための説明図、第６図
は従来の処理装置を示すブロック図、第７図は第６図の
要部信号のタイミングチャート、である。 １１０・・・更新禁止制御部、１１１・・・比較回路、
１１２・・・歩進回路、１１３・・・論理回路、１１４
・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １）少なくともマイクロ命令を格納する記憶部と、該記
   憶部に対する読出しアドレス（以下、ポインタと称す）
   を生成し出力するポインタ生成部と、前記記憶部から読
   出されたマイクロ命令を一時的に記憶するレジスタ部と
   、該レジスタ部から出力されるマイクロ命令を解読して
   第１の制御信号を出力するデコーダ部と、命令制御機能
   、演算実行機能、外部メモリとのインターフェイス機能
   を備えその動作が前記第１の制御信号によって制御され
   る処理部と、を具備すると共に、或るマイクロ命令が前
   記したレジスタ部から出力され実行されている時、次に
   実行されるべきマイクロ命令のポインタが前記ポインタ
   生成部によって出力されるようにした処理装置において
   、 或る特定のマイクロ命令が前記記憶部から読み出される
   際前記ポインタ生成部での新たなポインタの生成を禁止
   し、その後、その特定のマイクロ命令が前記レジスタ部
   から出力される際に該レジスタ部での更新を禁止する更
   新禁止制御部を設け、その禁止により前記特定のマイク
   ロ命令の内容に係る所定期間、前記ポインタ生成部に該
   特定のマイクロ命令のポインタを、前記レジスタ部に該
   特定のマイクロ命令を、それぞれ保持させるようにした
   ことを特徴とする処理装置。 ２）特許請求の範囲第１項に記載の処理装置において、
   前記特定のマイクロ命令は、該命令上の任意フィールド
   に前記更新禁止制御部における制御内容を指示する信号
   を有すると共に、該マイクロ命令の前記記憶部からの読
   み出し及び前記レジスタ部からの出力により、該指示信
   号が前記更新禁止制御部に入力するようにしたことを特
   徴とする処理装置。 ３）特許請求の範囲第２項に記載の処理装置において、
   前記更新禁止制御部は、処理装置の動作サイクルを規定
   するクロック信号で歩進を行う歩進回路と、該歩進回路
   からの歩進経過情報を基に前記処理部を制御する第２の
   制御信号を生成する信号生成回路と、前記指示信号によ
   り指示される前記更新禁止期間と前記歩進経過とを比較
   する比較回路と、前記指示信号と該比較回路からの比較
   出力とを基に前記ポインタ生成部及びレジスタ部での更
   新禁止を制御するための更新禁止信号を生成し出力する
   更新禁止信号生成回路と、から成ることを特徴とする処
   理装置。 ４）特許請求の範囲第３項に記載の処理装置において、
   前記特定のマイクロ命令実行中は、前記処理部における
   演算実行機能の制御を前記信号生成回路からの第２の制
   御信号で行うことを特徴とする処理装置。 ５）特許請求の範囲第３項に記載の処理装置において、
   データアクセス時に不具合が生じた場合には、前記処理
   部における演算実行機能及び外部メモリとのインターフ
   ェイス機能を停止し、処理装置内部状態を保障すること
   を特徴とする処理装置。 ６）特許請求の範囲第３項に記載の処理装置において、
   前記特定の１ステップのマイクロ命令が実行する基本サ
   イクルは、外部メモリに対してリードアドレスを発行す
   るリードサイクル、データのフェッチサイクル、フェッ
   チしたデータのモディファイサイクル、データの外部メ
   モリへのライトサイクルから成ることを特徴とする処理
   装置。 ７）特許請求の範囲第６項において、前記基本サイクル
   のうちの任意サイクルでの終了指定は、前記マイクロ命
   令上の任意フィールドに有した前記指定信号で与えるこ
   とを特徴とする処理装置。