JPS62172804A - バツフア増幅回路 - Google Patents
バツフア増幅回路Info
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- JPS62172804A JPS62172804A JP1381286A JP1381286A JPS62172804A JP S62172804 A JPS62172804 A JP S62172804A JP 1381286 A JP1381286 A JP 1381286A JP 1381286 A JP1381286 A JP 1381286A JP S62172804 A JPS62172804 A JP S62172804A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は基ホ電圧発生器などのバッファ増幅回路に係り
、特に広帯域で出力インピーダンスの低い小形で経済的
なバッファ増幅回路に関する。
、特に広帯域で出力インピーダンスの低い小形で経済的
なバッファ増幅回路に関する。
従来の計測器などの単極性および両極性の基本電圧源に
おいて、負荷電流の高速な変動に対しても出力電圧が変
化しないように安定化するため、負帰還をもつオペアン
プなどによる低出力インピーダンスのバッファ増幅回路
が用いられている。とくに負荷電流がＦＥＴやトランジ
スタなどで高速にオンオフされるとオペアンプのみでは
追従できず、高周波領域で出力インピーダンスが高くな
る。このため出力電圧の変動が生じてしまうので、より
高帯域で低インピーダンスの回路が必要となり、かつ部
品点数の少ない小形なバッファ増幅回路が求められてい
る。
おいて、負荷電流の高速な変動に対しても出力電圧が変
化しないように安定化するため、負帰還をもつオペアン
プなどによる低出力インピーダンスのバッファ増幅回路
が用いられている。とくに負荷電流がＦＥＴやトランジ
スタなどで高速にオンオフされるとオペアンプのみでは
追従できず、高周波領域で出力インピーダンスが高くな
る。このため出力電圧の変動が生じてしまうので、より
高帯域で低インピーダンスの回路が必要となり、かつ部
品点数の少ない小形なバッファ増幅回路が求められてい
る。
第５図は従来のこの種のバッファ増幅回路の一例を示す
ブロック図である。第５図において、このバッファ増幅
回路は、負帰還をもつオペアンプ１と、高速増幅器２と
、出力増幅器３と、負荷容量Ｃとから構成され、その出
力インピーダンスは高い周波数では負荷容量Ｃによって
決定され、低い周波数では高速増幅器２の負帰還により
低減され、オペアンプ１は高精度の電圧を実現するため
に設けられる。このようにして一般に容量負荷の回路は
負帰還ループに第２のポールが発生するため負帰還を安
定に施すことが困難であるが、これを高速増幅器２を設
けてこれにマイナーフィードバックなる負帰還を施す方
法を導入することにより解決し、多量にかつ高い周波数
まで負帰還を施すことを可能にして、広い周波数にわた
り出力インピーダンスの低い回路を実現している。
ブロック図である。第５図において、このバッファ増幅
回路は、負帰還をもつオペアンプ１と、高速増幅器２と
、出力増幅器３と、負荷容量Ｃとから構成され、その出
力インピーダンスは高い周波数では負荷容量Ｃによって
決定され、低い周波数では高速増幅器２の負帰還により
低減され、オペアンプ１は高精度の電圧を実現するため
に設けられる。このようにして一般に容量負荷の回路は
負帰還ループに第２のポールが発生するため負帰還を安
定に施すことが困難であるが、これを高速増幅器２を設
けてこれにマイナーフィードバックなる負帰還を施す方
法を導入することにより解決し、多量にかつ高い周波数
まで負帰還を施すことを可能にして、広い周波数にわた
り出力インピーダンスの低い回路を実現している。
第６図は従来のバッファ増幅回路の一例を示す両極性の
回路図である。ｗＪ６図において、トランジスタＱ＊−
Ｑａ、Ｑ？が第５図の高速増幅器２を構成し、トランジ
スタＱｓ ｅ Ｑｏ ｅ （’ｔｏが出力増幅器３を構
成する。このバッファ増幅回路では、出力電流は流れ出
しおよび流れ込みの両極性の電流を出力できる。この回
路の使用トランジスタ数は６個である。
回路図である。ｗＪ６図において、トランジスタＱ＊−
Ｑａ、Ｑ？が第５図の高速増幅器２を構成し、トランジ
スタＱｓ ｅ Ｑｏ ｅ （’ｔｏが出力増幅器３を構
成する。このバッファ増幅回路では、出力電流は流れ出
しおよび流れ込みの両極性の電流を出力できる。この回
路の使用トランジスタ数は６個である。
第７図は従来のバッファ増幅回路の他の一例を示す単極
性の回路図である。第７図において、トランジスタＱ＊
ｍＱｎが第５図の出力増幅器３を構成する。このバッフ
ァ増幅回路は菓５図の回路を単極性の一例として流れ出
し電流のみを出力できるように変形した回路である。こ
の回路の使用トランジスタ数は５個である。
性の回路図である。第７図において、トランジスタＱ＊
ｍＱｎが第５図の出力増幅器３を構成する。このバッフ
ァ増幅回路は菓５図の回路を単極性の一例として流れ出
し電流のみを出力できるように変形した回路である。こ
の回路の使用トランジスタ数は５個である。
しかし従来のバッファ増幅回路はさらに回路の小形化な
どのために使用トランジスタ数を削減したい場合には限
界がある。
どのために使用トランジスタ数を削減したい場合には限
界がある。
本発明の目的は広い周波数にわたって出力インピーダン
スの低い回路をより小数のトランジスタで小形に構成で
きるバッファ増幅回路を提供する化ある。
スの低い回路をより小数のトランジスタで小形に構成で
きるバッファ増幅回路を提供する化ある。
本発明は、入力端子に第１の入力を接続した演算増幅器
の出力に纂１のトランジスタのベースを接続し、そのエ
ミッタを第１の抵抗を介して出力端子に接続し、そのコ
レクタをｇ２のトランジスタのベースに接続しかつ第２
の抵抗を介して第１の電源に接続し、第２のトランジス
タのエミッタを第３の抵抗を介して第１の電源に接続し
、そのコレクタを出力端子に接続し、出力端子と演算増
幅の第２の入力を接続し、出力端子と第２の電源間にバ
イアス回路を接続して、出力増幅器および高速増幅器の
機能をもたせるようにしたバッファ増幅回路である。。
の出力に纂１のトランジスタのベースを接続し、そのエ
ミッタを第１の抵抗を介して出力端子に接続し、そのコ
レクタをｇ２のトランジスタのベースに接続しかつ第２
の抵抗を介して第１の電源に接続し、第２のトランジス
タのエミッタを第３の抵抗を介して第１の電源に接続し
、そのコレクタを出力端子に接続し、出力端子と演算増
幅の第２の入力を接続し、出力端子と第２の電源間にバ
イアス回路を接続して、出力増幅器および高速増幅器の
機能をもたせるようにしたバッファ増幅回路である。。
以下に本発明の一実施例を第１図ないし第４図により説
明する。
明する。
第１因は本発明によるバッファ増幅回路の一実施例を示
す基本回路図である。第１図において、このバッファ増
幅回路は、入力端子ＩＮに一方の入力（非反転入力）を
接続する演算増幅器（オペアンプ）１の出力にａｇｌの
トランジスタＱ１のベースを接続し、そのエミッタを第
１の抵抗Ｒ８を介して負荷容量Ｃを有する出力端子ＯＵ
Ｔに接続し、そのコレクタをｗＪ２のトランジスタのベ
ースに接続しかつ第２の抵抗馬を介してＭｌの電源（正
電源） Ｖｃｃに接続し、第２のトランジスタＱ、のエ
ミッタを第・３の抵抗Ｒ８を介して第１の電源ＦＣＣに
接続し、そのコレクタを出力端子ＯＵＴに接続し、出力
端子ＯＵＴと演算増幅器（オペアンプ）１の他方の入力
（反転入力）を接続し、かつ出力端子ＯＵＴと第２の電
源（負電源） Ｖｘｘの間にバイアス回路４を接続して
構成される。なおトランジスタ（’１．９！は従来の出
力増幅器２（第５図）の機能と高速増幅器３の機能とを
同時に実現する増幅器を構成する。
す基本回路図である。第１図において、このバッファ増
幅回路は、入力端子ＩＮに一方の入力（非反転入力）を
接続する演算増幅器（オペアンプ）１の出力にａｇｌの
トランジスタＱ１のベースを接続し、そのエミッタを第
１の抵抗Ｒ８を介して負荷容量Ｃを有する出力端子ＯＵ
Ｔに接続し、そのコレクタをｗＪ２のトランジスタのベ
ースに接続しかつ第２の抵抗馬を介してＭｌの電源（正
電源） Ｖｃｃに接続し、第２のトランジスタＱ、のエ
ミッタを第・３の抵抗Ｒ８を介して第１の電源ＦＣＣに
接続し、そのコレクタを出力端子ＯＵＴに接続し、出力
端子ＯＵＴと演算増幅器（オペアンプ）１の他方の入力
（反転入力）を接続し、かつ出力端子ＯＵＴと第２の電
源（負電源） Ｖｘｘの間にバイアス回路４を接続して
構成される。なおトランジスタ（’１．９！は従来の出
力増幅器２（第５図）の機能と高速増幅器３の機能とを
同時に実現する増幅器を構成する。
この構成で、入力端子ＩＮの入力信号によるオペアンプ
１の出力信号はトランジスタＱ１により電圧増幅され、
トランジスタＱ！により電流増幅されるため、出力端子
ＯＵＴに大きな出力電流が出力される。またトランジス
タＱ＊、Ｑ＊は縦続接続されたエミッタ接地型増幅器を
なすので高速高利得であり、出力端子ＯＵＴから負帰還
がかかっているため従来の高速増幅器の働らきをする。
１の出力信号はトランジスタＱ１により電圧増幅され、
トランジスタＱ！により電流増幅されるため、出力端子
ＯＵＴに大きな出力電流が出力される。またトランジス
タＱ＊、Ｑ＊は縦続接続されたエミッタ接地型増幅器を
なすので高速高利得であり、出力端子ＯＵＴから負帰還
がかかっているため従来の高速増幅器の働らきをする。
つぎに本回路の出力インピーダンスについて説明する。
いまトランジスタＱ１−Ｑｔで得られる電圧利得すなわ
ち増幅器の開ループ利得は次式％式％ ここでＡ、はトランジスタＱ１の電圧増幅率、Ｇはトラ
ンジスタＱ、の電圧−電流変換の相互コンダクタンス、
Ｘｃは出力端子ＯＵＴに接続されている負荷容量Ｃのイ
ンピーダンスである。 ・この増幅器の出力インピ
ーダンスＺ０は負帰還が施されていないときには負荷容
量Ｃのインピーダンスｘｃとなるので、負帰還量（開ル
ープ利得）Ａの負帰還が施されたときには次のようにな
る。
ち増幅器の開ループ利得は次式％式％ ここでＡ、はトランジスタＱ１の電圧増幅率、Ｇはトラ
ンジスタＱ、の電圧−電流変換の相互コンダクタンス、
Ｘｃは出力端子ＯＵＴに接続されている負荷容量Ｃのイ
ンピーダンスである。 ・この増幅器の出力インピ
ーダンスＺ０は負帰還が施されていないときには負荷容
量Ｃのインピーダンスｘｃとなるので、負帰還量（開ル
ープ利得）Ａの負帰還が施されたときには次のようにな
る。
Ｚ０＝Ｘに／Ａ＝Ｘ（／（Ａｙ ＸＧＸＸｃ）＝１／（
ＡＦＸＧ） ここで抵抗Ｒ１ｙ’ｔ ｔ Ｒ３の抵抗値を同じ＜Ｒｔ
ｙ鳥＊Ｒ３として用いると次のように表わせる。
ＡＦＸＧ） ここで抵抗Ｒ１ｙ’ｔ ｔ Ｒ３の抵抗値を同じ＜Ｒｔ
ｙ鳥＊Ｒ３として用いると次のように表わせる。
Ａｒ＝馬／ＲＩ
Ｇ ＝ １７Ｒ３
したがって、
Ｚ０＝ＲＩＸＲ３／Ｒ。
ここで抵抗値Ｒ１＊ 鳥ｅ Ｒ１を適当に選べば低出力
インピーダンスが実現できる。
インピーダンスが実現できる。
またこの増幅器の動作周波数の限界は次式で表わされる
。
。
Ａ＝ＡｙｘＧｘＸｃ≧１
すなわち、
Ｘｃ≧ｌ／ （ＪＦ Ｘ ａ ） ＝ｘｓ Ｘ Ｒ８／
ｘｔしたがって負荷容量Ｃのインピーダンスｘｃが馬×
Ｒ３／Ｒ１に低下する周波数以下の周波数では負帰還の
効果により出力インピーダンスＺ０はＺｏ＝Ａ ×Ｒｓ
／”ｖ となる。またこの周波数以上の周波数では負
荷容量Ｃの作用によりＺ。＝ｘｃ≦Ｒ，ｘＲｖ／馬、と
なる。このように広帯域にわたって低出力インピーダン
スが実現される。
ｘｔしたがって負荷容量Ｃのインピーダンスｘｃが馬×
Ｒ３／Ｒ１に低下する周波数以下の周波数では負帰還の
効果により出力インピーダンスＺ０はＺｏ＝Ａ ×Ｒｓ
／”ｖ となる。またこの周波数以上の周波数では負
荷容量Ｃの作用によりＺ。＝ｘｃ≦Ｒ，ｘＲｖ／馬、と
なる。このように広帯域にわたって低出力インピーダン
スが実現される。
このようにして本実施例によれば、従来は別々のトラン
ジスタで構成されていた出力増幅器の機能と高速増幅器
の機能とを同時に上記した増幅器でより少ない使用トラ
ンジスタ数で実現できる。さらに上記の低出力インピー
ダンスの増幅器にオペアンプ１を接続して高い電圧精度
を実現しており、このオペアンプ１により施される負帰
還によって低い南波数での出力インピーダンスがさらに
低減される。
ジスタで構成されていた出力増幅器の機能と高速増幅器
の機能とを同時に上記した増幅器でより少ない使用トラ
ンジスタ数で実現できる。さらに上記の低出力インピー
ダンスの増幅器にオペアンプ１を接続して高い電圧精度
を実現しており、このオペアンプ１により施される負帰
還によって低い南波数での出力インピーダンスがさらに
低減される。
第２図は本発明によるバッファ増幅回路の他の実施例を
示す単極性の回路図である。第２図において、このバッ
ファ増幅回路は、オペアンプ１と、トランジスタＱ＊、
Ｑ鵞と、抵抗’ｓ 、 馬、Ｒｓが第１図の基本回路と
同じ増幅器を構成し、かつトランジスタＱ、を用いた定
電流源を第１図のバイアス回路４とするほか、オペアン
プ１の出力と第１のトランジスタＱ、のベース間に抵抗
へを挿入し、そのベースをトランジスタＱ４のコレクタ
に接続し、トランジスタＱ４のエミッタを＼出力端子Ｏ
ＵＴに接続し、そのベースを抵抗へを介して出力端子Ｏ
ＵＴに接続、これらのトランジスタＱ、と抵抗Ｒ４，Ｒ
６により出力短絡保護のための電流制限回路を構成して
付加する。なお第１図の負荷容量Ｃとして高い周波数に
おいて自己共振によるインピーダンスの上昇をおさえる
ために容量の異なる負荷容量（コンデンサ）”ｌ’１ｍ
’ｌを複数個並列に接続する。
示す単極性の回路図である。第２図において、このバッ
ファ増幅回路は、オペアンプ１と、トランジスタＱ＊、
Ｑ鵞と、抵抗’ｓ 、 馬、Ｒｓが第１図の基本回路と
同じ増幅器を構成し、かつトランジスタＱ、を用いた定
電流源を第１図のバイアス回路４とするほか、オペアン
プ１の出力と第１のトランジスタＱ、のベース間に抵抗
へを挿入し、そのベースをトランジスタＱ４のコレクタ
に接続し、トランジスタＱ４のエミッタを＼出力端子Ｏ
ＵＴに接続し、そのベースを抵抗へを介して出力端子Ｏ
ＵＴに接続、これらのトランジスタＱ、と抵抗Ｒ４，Ｒ
６により出力短絡保護のための電流制限回路を構成して
付加する。なお第１図の負荷容量Ｃとして高い周波数に
おいて自己共振によるインピーダンスの上昇をおさえる
ために容量の異なる負荷容量（コンデンサ）”ｌ’１ｍ
’ｌを複数個並列に接続する。
つぎに第３図は第２図の出力インピーダンスの周波数特
性側図である。第３図は第２図の抵抗Ｒ＋ ＝ｉ０Ω、
馬＝１ｆΩ、Ｒ５＝ｌＯΩとした場合の特性を示し、こ
の場合に出力インピーダンスＺ０＝Ｒ，ＸＲ，／Ｒ，で
示されるのをトランジスタＱｌ。
性側図である。第３図は第２図の抵抗Ｒ＋ ＝ｉ０Ω、
馬＝１ｆΩ、Ｒ５＝ｌＯΩとした場合の特性を示し、こ
の場合に出力インピーダンスＺ０＝Ｒ，ＸＲ，／Ｒ，で
示されるのをトランジスタＱｌ。
Ｑ、のエミッタのインピーダンスｒ１中６，５Ωを考慮
して求めると次のようになる。
して求めると次のようになる。
Ｚｏ ＝（Ｒ１＋ｒ ｅ ） （Ｒｓ ＋ｒ、）／４＝
（１０＋ ６．５ ） （１０＋６．５ ）／ １００
０＝ ２７２ （ｓＯ） これに対して第３図の出力インピーダンスＺ０の最大値
は３００屑Ωを示して上記理論値とほぼ一致しており、
かつ直流から１００＆ｆｆｚ 以上までの広い周波数
にわたり低い出力インピーダンス値が得られている。な
おこの特性曲線におけるＩＭＨｚ以上での出力インピー
ダンスＺ０のディップは負荷容量（コンデンサ） ’Ｉ
ｙ Ｃｍ ｖ Ｃｍの自己共振によるもので、この回
路のように容量の異なるコンデンサを複数個並列に接続
することにより、高い周波数における負荷容量Ｃの自己
共振による出力インピーダンスの上昇をおさえることが
できる。
（１０＋ ６．５ ） （１０＋６．５ ）／ １００
０＝ ２７２ （ｓＯ） これに対して第３図の出力インピーダンスＺ０の最大値
は３００屑Ωを示して上記理論値とほぼ一致しており、
かつ直流から１００＆ｆｆｚ 以上までの広い周波数
にわたり低い出力インピーダンス値が得られている。な
おこの特性曲線におけるＩＭＨｚ以上での出力インピー
ダンスＺ０のディップは負荷容量（コンデンサ） ’Ｉ
ｙ Ｃｍ ｖ Ｃｍの自己共振によるもので、この回
路のように容量の異なるコンデンサを複数個並列に接続
することにより、高い周波数における負荷容量Ｃの自己
共振による出力インピーダンスの上昇をおさえることが
できる。
このようにして本実施例によれば、広い周波数帯域にお
いて低出力インピーダンスを実現でき、かつその特性は
従来の＠７図と同等のものが得られるが、使用トランジ
スタ数は従来の５個１と対して３個に削減でき、これに
より回路の小型化および低価格化が達成される。なお不
実施例の単極性は出力電流の流れ出し型の場合であるが
、第２図のトランジスタの極性のＮＰＮをＰＮＰに入れ
替えることにより単極性を出力電流の流れ込み型にした
バッファ増幅回路にすることもできる。
いて低出力インピーダンスを実現でき、かつその特性は
従来の＠７図と同等のものが得られるが、使用トランジ
スタ数は従来の５個１と対して３個に削減でき、これに
より回路の小型化および低価格化が達成される。なお不
実施例の単極性は出力電流の流れ出し型の場合であるが
、第２図のトランジスタの極性のＮＰＮをＰＮＰに入れ
替えることにより単極性を出力電流の流れ込み型にした
バッファ増幅回路にすることもできる。
第４図は本発明によるバッファ増幅回路のさらに他の実
施例を示す両極性の回路図である。
施例を示す両極性の回路図である。
このバッファ増幅回路は、第２図の単極性の流れ出し型
の回路と、そのトランジスタＱ＋−Ｑｔの極性のＮＰＮ
をＰＮＰに入れ替えたトランジスタＱ１ｍ、Ｑｔｌおよ
び抵抗Ｒｔｓ ｅ ”ｎ ｓ ’ｓｔにより構成した単
極性の流れ込み型の回路を組み合わせて両極性の回路を
構成する。この実施例によれば、従来の第６図と同等の
広い周波数にわたる低出力インピーダンス特性が得られ
るが、便用トランジスタ数は従来の６個に対して５個（
定電流源のトランジスタ１個を富む）に削減される。
の回路と、そのトランジスタＱ＋−Ｑｔの極性のＮＰＮ
をＰＮＰに入れ替えたトランジスタＱ１ｍ、Ｑｔｌおよ
び抵抗Ｒｔｓ ｅ ”ｎ ｓ ’ｓｔにより構成した単
極性の流れ込み型の回路を組み合わせて両極性の回路を
構成する。この実施例によれば、従来の第６図と同等の
広い周波数にわたる低出力インピーダンス特性が得られ
るが、便用トランジスタ数は従来の６個に対して５個（
定電流源のトランジスタ１個を富む）に削減される。
以上の実施例によれば、広い周波数帯域における低出力
インピーダンス特性をより少ない使用トランジスタ数で
実現できるうえ、次のような効果が得られる。すなわち
従来回路では負荷容量に例えば１μＦのコンデンサを必
要としていたのに対し本実施例の回路では例えばθμＦ
のコンデンサで同等の特性が得られている。これはトラ
ンジスタＱ１．Ｑ＊にエミッタ抵抗が入ったために負帰
還がかかり、各トランジスタの周波数特性が改善された
ために、増幅器の限界周波数が改善されたことによる。
インピーダンス特性をより少ない使用トランジスタ数で
実現できるうえ、次のような効果が得られる。すなわち
従来回路では負荷容量に例えば１μＦのコンデンサを必
要としていたのに対し本実施例の回路では例えばθμＦ
のコンデンサで同等の特性が得られている。これはトラ
ンジスタＱ１．Ｑ＊にエミッタ抵抗が入ったために負帰
還がかかり、各トランジスタの周波数特性が改善された
ために、増幅器の限界周波数が改善されたことによる。
このように負荷容量Ｃが小さくできるため、充放電電流
が減少してバッファとしての周波数特性も改善される。
が減少してバッファとしての周波数特性も改善される。
さらに本実施例の回路では出力インピーダンスＺ０が広
い周波数にわたり負荷容量Ｃに依存しないでＺ０＝Ｒ１
ｘＲ１／４として定まる特徴があり、このため負荷容量
Ｃに安価なコンデンサを使用できると同時に、容量性負
荷を駆動するための一般的なバッファ回路としても使用
できる。またオペアンプに抵抗を付加して回路に利得を
持たせることも可能である。
い周波数にわたり負荷容量Ｃに依存しないでＺ０＝Ｒ１
ｘＲ１／４として定まる特徴があり、このため負荷容量
Ｃに安価なコンデンサを使用できると同時に、容量性負
荷を駆動するための一般的なバッファ回路としても使用
できる。またオペアンプに抵抗を付加して回路に利得を
持たせることも可能である。
以上のように本発明によれば、広い周波数にわたり低出
力インピーダンスの特性を少ない使用トランジスタ数で
実現できる小型化と低価格化の可能なバッファ増幅回路
が提供できる。
力インピーダンスの特性を少ない使用トランジスタ数で
実現できる小型化と低価格化の可能なバッファ増幅回路
が提供できる。
第１図は本発明によるバッファ増幅回路の−実施例を示
す基本回路図、第２図は本発明による他の実施例を示す
単極性の回路図、第３図は第２図の特性側図、第４図は
本発明によるざらに他の実施例を示す両極性の回路図、
第５図は従来のバッファ増幅回路の一例を示すブロック
図、第６図は従来のバッファ増幅回路の両極性の回路図
、第７図は従来のバッファ増幅回路の単極性の回路図で
ある。 １・・・オペアンプ、 ４・・・バイアス回路Ｑ
＋ 、 （’ｔ・・・第１．第２のトランジスタ。 Ｑｓ ｙ （’４ｔ Ｑｕ ｖ Ｑ！Ｉ・・・トランジ
スタ。 ＲＩ ｙ鳥−Ｒｓ−Ｒ，−Ｒ，−Ｒｓ□＃ ’！ｌ ｅ
Ｒｓｓ・・・抵抗。 ’ ＊ ’ｌ ＃ ’！ ｅ ’ｌ・・・負荷容量。 ＩＮ・・・入力端子、 ＯＵＴ・・・出力端子
。 Ｖｃｃ、 ｖｘｘ ’・・電源。 、、−。 代理人弁理士 小 川 勝 男 第１図 亥。 第３間 周波数ヂ（Ｈｚ″Ｊ 第４図 Ｖε巳 諺５図 杓兵鐘Ｃ ４６図 ＶＥＥ 。 第７図 ＶＥＥ 手続補正書（自発） 事件の表示 昭和６１ 年特許願第 １３８１２ 号発明の名
称 バッファ増幅回路 １１７正をする者 決との１１ 特許出願人 ２＋ 称 ・５１つ１株式ｇ）ト 日
立 要 作 所代 理 人 補正の対象 明細書の発明の詳細な説明の橢及び図面
の第４図 一’ ＋−一、／”′ 第４図 ＶＥＥ’ Ｖ組
す基本回路図、第２図は本発明による他の実施例を示す
単極性の回路図、第３図は第２図の特性側図、第４図は
本発明によるざらに他の実施例を示す両極性の回路図、
第５図は従来のバッファ増幅回路の一例を示すブロック
図、第６図は従来のバッファ増幅回路の両極性の回路図
、第７図は従来のバッファ増幅回路の単極性の回路図で
ある。 １・・・オペアンプ、 ４・・・バイアス回路Ｑ
＋ 、 （’ｔ・・・第１．第２のトランジスタ。 Ｑｓ ｙ （’４ｔ Ｑｕ ｖ Ｑ！Ｉ・・・トランジ
スタ。 ＲＩ ｙ鳥−Ｒｓ−Ｒ，−Ｒ，−Ｒｓ□＃ ’！ｌ ｅ
Ｒｓｓ・・・抵抗。 ’ ＊ ’ｌ ＃ ’！ ｅ ’ｌ・・・負荷容量。 ＩＮ・・・入力端子、 ＯＵＴ・・・出力端子
。 Ｖｃｃ、 ｖｘｘ ’・・電源。 、、−。 代理人弁理士 小 川 勝 男 第１図 亥。 第３間 周波数ヂ（Ｈｚ″Ｊ 第４図 Ｖε巳 諺５図 杓兵鐘Ｃ ４６図 ＶＥＥ 。 第７図 ＶＥＥ 手続補正書（自発） 事件の表示 昭和６１ 年特許願第 １３８１２ 号発明の名
称 バッファ増幅回路 １１７正をする者 決との１１ 特許出願人 ２＋ 称 ・５１つ１株式ｇ）ト 日
立 要 作 所代 理 人 補正の対象 明細書の発明の詳細な説明の橢及び図面
の第４図 一’ ＋−一、／”′ 第４図 ＶＥＥ’ Ｖ組
Claims (1)
- 【特許請求の範囲】 １、入力端子に演算増幅器の第１の入力を接続し、該演
算増幅器の出力に第１のトランジスタのベースを接続し
、該第１のトランジスタのエミッタを第１の抵抗を介し
て出力端子に接続し、該第１のトランジスタのコレクタ
を第２のトランジスタのベースに接続しかつ該第１のト
ランジスタのコレクタを第２の抵抗を介して第１の電源
に接続し、該第２のトランジスタのエミッタを第３の抵
抗を介して該第１の電源に接続し、かつ該第２のトラン
ジスタのコレクタを該出力端子に接続し、該出力端子と
該演算増幅器の第２の入力を接続し、該出力端子と第２
の電源間にバイアス回路を接続して成るバッファ増幅回
路。 ２、特許請求の範囲第１項記載のバッファ増幅回路にお
いて、 上記第１、第２のトランジスタをそれぞれ ＮＰＮトランジスタまたはＰＮＰトランジスタとして出
力電流の流れ出し型または流れ込み型の単極性のバッフ
ァ増幅回路を形成し、この両バッファ増幅回路を組み合
せて両極性としたバッファ増幅回路。 ３、特許請求の範囲第２項記載のバッファ増幅回路にお
いて、 上記バイアス回路は定電流源回路とするバ ッファ増幅回路。 ４、特許請求の範囲第１項又は第２項若しくは第３項記
載のバッファ増幅回路において、 上記第１のトランジスタのベースと上記出 力端子間にトランジスタから成る電流制限回路を接続し
たバッファ増幅回路。 ５、特許請求の範囲第１項並びに第２項又は第３項若し
くは第４項記載のバッファ増幅回路において、 上記出力端子に容量値の異なる複数個の負 荷容量を接続したバッファ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1381286A JPS62172804A (ja) | 1986-01-27 | 1986-01-27 | バツフア増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1381286A JPS62172804A (ja) | 1986-01-27 | 1986-01-27 | バツフア増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62172804A true JPS62172804A (ja) | 1987-07-29 |
| JPH0585083B2 JPH0585083B2 (ja) | 1993-12-06 |
Family
ID=11843683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1381286A Granted JPS62172804A (ja) | 1986-01-27 | 1986-01-27 | バツフア増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119472A (ja) * | 1988-10-28 | 1990-05-07 | Sony Corp | 記録再生装置 |
-
1986
- 1986-01-27 JP JP1381286A patent/JPS62172804A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119472A (ja) * | 1988-10-28 | 1990-05-07 | Sony Corp | 記録再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0585083B2 (ja) | 1993-12-06 |
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