JPS62173550A - ダイレクトメモリアクセス情報転送方式 - Google Patents
ダイレクトメモリアクセス情報転送方式Info
- Publication number
- JPS62173550A JPS62173550A JP1377586A JP1377586A JPS62173550A JP S62173550 A JPS62173550 A JP S62173550A JP 1377586 A JP1377586 A JP 1377586A JP 1377586 A JP1377586 A JP 1377586A JP S62173550 A JPS62173550 A JP S62173550A
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- JP
- Japan
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- data
- input
- output device
- output
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入出力バスに接続された入出力装置と制御系装置との間
に介在するシリアルインタフェースアダプタにおいて、
入出力装置から受信した情報を一旦ランダムアクセスメ
モリに収容することによって、このシリアルインタフェ
ースアダプタにおける双方向の送受信を実質上同時に実
行可能とするものである。
に介在するシリアルインタフェースアダプタにおいて、
入出力装置から受信した情報を一旦ランダムアクセスメ
モリに収容することによって、このシリアルインタフェ
ースアダプタにおける双方向の送受信を実質上同時に実
行可能とするものである。
本発明は主メモリと入出力制御装置間で多量のデータ転
送を行うダイレクトメモリアクセス情報転送方式に関す
るもので、さらに詳しく言えばダイレクトメモリアクセ
ス転送時にデータの送受信を独立して実行可能とする情
報転送方式に関するものである。
送を行うダイレクトメモリアクセス情報転送方式に関す
るもので、さらに詳しく言えばダイレクトメモリアクセ
ス転送時にデータの送受信を独立して実行可能とする情
報転送方式に関するものである。
通信・情報処理装置の分野で入出力装置から主メモリの
データを読み取ったり、主メモリへデータを書き込んだ
りする際に、プロセッサを介さず直接に入出力制御装置
と主メモリとの間でデータの送受を行うダイレクトメモ
リアクセス転送方式％式％ この際、入出力制御装置の一種として用いられるシリア
ルインタフェースアダプタでは送信側および受信側がそ
れぞれ独立して同時にデータ転送を実行することにより
転送制御を容易にする経済的手段の実現が要望されてい
る。
データを読み取ったり、主メモリへデータを書き込んだ
りする際に、プロセッサを介さず直接に入出力制御装置
と主メモリとの間でデータの送受を行うダイレクトメモ
リアクセス転送方式％式％ この際、入出力制御装置の一種として用いられるシリア
ルインタフェースアダプタでは送信側および受信側がそ
れぞれ独立して同時にデータ転送を実行することにより
転送制御を容易にする経済的手段の実現が要望されてい
る。
従来、一般に用いられるダイレクトメモリアクセス（以
下、ＤＭＡ、という）転送は主メモリとシリアルインタ
フェースアダプタなどの入出力制御装置間の情報転送を
大量かつ高速に行うために、このシリアルインタフェー
スアダプタでは内部側９１力くマイクロプロセッサによ
って行われ、シリアル／パラレルデータ変換器として送
受信バッファを２〜３段持つＬＳＩを使用して構成され
ている。
下、ＤＭＡ、という）転送は主メモリとシリアルインタ
フェースアダプタなどの入出力制御装置間の情報転送を
大量かつ高速に行うために、このシリアルインタフェー
スアダプタでは内部側９１力くマイクロプロセッサによ
って行われ、シリアル／パラレルデータ変換器として送
受信バッファを２〜３段持つＬＳＩを使用して構成され
ている。
この従来方式では、主メモリとシリアルインタフェース
アダプタ間で多量のデータ転送を行っている最中に受信
データが内部バッファ数よりも多く来た場合、プロセッ
サが先の受信データを読出す前に次のデータがバッファ
に入り、先の受信データが消滅するオーバーランエラー
が発生する可能性があるため、このシリアルインタフェ
ースアダプタではＤＭＡの送受信を同時に独立して実行
することができなかった。
アダプタ間で多量のデータ転送を行っている最中に受信
データが内部バッファ数よりも多く来た場合、プロセッ
サが先の受信データを読出す前に次のデータがバッファ
に入り、先の受信データが消滅するオーバーランエラー
が発生する可能性があるため、このシリアルインタフェ
ースアダプタではＤＭＡの送受信を同時に独立して実行
することができなかった。
また、単純にＤＭＡ制御用ハードウェアを増加すること
によって対処しようとすると単純計算でハードウェア量
が２倍になってしまう。
によって対処しようとすると単純計算でハードウェア量
が２倍になってしまう。
本発明は、上記のようなハードウェアの著しい増加を招
くことなく、またオーバーフローによって受信したデー
タの先頭部が消滅することのないようにしたダイレクト
メモリアクセス情報転送方式を提供することを目的とし
ている。
くことなく、またオーバーフローによって受信したデー
タの先頭部が消滅することのないようにしたダイレクト
メモリアクセス情報転送方式を提供することを目的とし
ている。
第１図は、本発明の原理ブロック図を示す。
第１図において、１はプロセッサ、２はデータのチャン
ネル設定を制御するチャンネルコントローラ、３は主メ
モリ、４は入出力バスであって、複数のシリアルインタ
フェースアダプタ５．５′を収容してデータ転送の送受
信を行うバスである。
ネル設定を制御するチャンネルコントローラ、３は主メ
モリ、４は入出力バスであって、複数のシリアルインタ
フェースアダプタ５．５′を収容してデータ転送の送受
信を行うバスである。
更に、シリアルインタフェースアダプタ中にはランダム
アクセスメモリ （以下、ＲＡＭ、という）が設けられ
、このＲＡＭ上に入出力装置からの受信データを一旦記
憶させるように構成している。
アクセスメモリ （以下、ＲＡＭ、という）が設けられ
、このＲＡＭ上に入出力装置からの受信データを一旦記
憶させるように構成している。
シリアルインタフェースアダプタは、その制御のために
マイクロプロセッサを備えており、その支配下にＲＡＭ
を持っているので、このＲＡ Ｍの記憶領域の一部に受
信データのバッファ領域を設けておけば、容易に通常の
受信バッファより太きな記憶容量を持つ記憶領域が得ら
れるので、主メモリあるいは入出力装置との間でデータ
の転送を行うまで情報をバッファリングすることができ
る。
マイクロプロセッサを備えており、その支配下にＲＡＭ
を持っているので、このＲＡ Ｍの記憶領域の一部に受
信データのバッファ領域を設けておけば、容易に通常の
受信バッファより太きな記憶容量を持つ記憶領域が得ら
れるので、主メモリあるいは入出力装置との間でデータ
の転送を行うまで情報をバッファリングすることができ
る。
また、このＲＡＭ上のバッファ領域に記憶されている全
データを一回の起動で主メモリに転送する命令を設けて
おけば、更に処理の効率化を図ることができる。
データを一回の起動で主メモリに転送する命令を設けて
おけば、更に処理の効率化を図ることができる。
第２図は本発明の実施例を示すもので、プロセッサ１に
チャンネルコントローラ２を介して主メモリ３が接続さ
れ、また、このチャンネルコントローラ２からの並列入
出力バス４にシリアルインタフェースアダプタ５が接続
されている。
チャンネルコントローラ２を介して主メモリ３が接続さ
れ、また、このチャンネルコントローラ２からの並列入
出力バス４にシリアルインタフェースアダプタ５が接続
されている。
このシリアルインタフェースアダプタ５は、本発明によ
る構成を備えたものであり、並列入出力バス４にはチャ
ンネルコントローラ・インタフェース制御部１１を介し
てマイクロプロセッサ１２が接続され、このマイクロプ
ロセッサ１２のデータバスおよび制御線１３には制御用
ＲＯＭ１４、ＲＡＭ１６、通信インタフェースアダプタ
１５が接続され、また、ＤＭＡを行うためのＤＭＡコン
トローラ１０が上記チャンネルコントローラ・インタフ
ェース制御部Ｉｆとデータバスおよび制御線１３間に接
続される。
る構成を備えたものであり、並列入出力バス４にはチャ
ンネルコントローラ・インタフェース制御部１１を介し
てマイクロプロセッサ１２が接続され、このマイクロプ
ロセッサ１２のデータバスおよび制御線１３には制御用
ＲＯＭ１４、ＲＡＭ１６、通信インタフェースアダプタ
１５が接続され、また、ＤＭＡを行うためのＤＭＡコン
トローラ１０が上記チャンネルコントローラ・インタフ
ェース制御部Ｉｆとデータバスおよび制御線１３間に接
続される。
上記通信インタフェースアダプタ１５は、図示しない入
出力装置からの直列データを並列データに変換する直−
並変換部１７と、マイクロプロセッサからの並列データ
を直列データに変換する並−直変換部２０とを備え、こ
れら変換部１７．２０とデータバス１３間にはいずれも
１段のバッファ１９．１８を備えている。
出力装置からの直列データを並列データに変換する直−
並変換部１７と、マイクロプロセッサからの並列データ
を直列データに変換する並−直変換部２０とを備え、こ
れら変換部１７．２０とデータバス１３間にはいずれも
１段のバッファ１９．１８を備えている。
しかしながら、このシリアルインタフェースアダプタ５
においては、１つのＤＭＡコントローラ１０Ｌか備えて
おらず、主メモリ３とこれらのバッファ１９．１８との
間で双方向の転送を同時に行うことはできないので、主
メモリ３から通信インタフェースアダプタ１５の送出側
のバッファ１８に情報の転送中に入出力装置側から信号
が入力してもこの信号を主メモリ３に転送することがで
きず、したがってこの通信インタフェースアダプタ１５
のバッファ１９に記憶しきれない量のデータが到来する
とこのバッファ１９はオーバーフローしてこの到来デー
タのはじめの部分が消滅してしまう。
においては、１つのＤＭＡコントローラ１０Ｌか備えて
おらず、主メモリ３とこれらのバッファ１９．１８との
間で双方向の転送を同時に行うことはできないので、主
メモリ３から通信インタフェースアダプタ１５の送出側
のバッファ１８に情報の転送中に入出力装置側から信号
が入力してもこの信号を主メモリ３に転送することがで
きず、したがってこの通信インタフェースアダプタ１５
のバッファ１９に記憶しきれない量のデータが到来する
とこのバッファ１９はオーバーフローしてこの到来デー
タのはじめの部分が消滅してしまう。
そこで、本発明ではこのバッファ工９の容量不足をＲＡ
Ｍ１６の記憶領域の一部に設けた、例えば１６バイトの
バッファ領域に、シリアルインタフェースアダプタ５が
内蔵しているマイクロプロセッサ１２の制御により転送
記憶させて補うようにした。
Ｍ１６の記憶領域の一部に設けた、例えば１６バイトの
バッファ領域に、シリアルインタフェースアダプタ５が
内蔵しているマイクロプロセッサ１２の制御により転送
記憶させて補うようにした。
チャンネルコントローラ２からの予め定められた転送命
令によりＲＡＭ１６に記憶されている情報をそのデータ
長とは無関係に一括して主メモリ３にＤＭＡ転送するよ
うにする。
令によりＲＡＭ１６に記憶されている情報をそのデータ
長とは無関係に一括して主メモリ３にＤＭＡ転送するよ
うにする。
第３図は上記のＲＡＭ１６のメモリマツプであって、ア
ドレスはいずれも１６進の数値で示しである。アドレス
″０７ＤＯ”−０７ＤＦ″は入出力装置から受信したデ
ータをセーブする領域、“０７ＣＯ”−”０７ＣＦ”は
受信データの有無とエラーフラグを記憶するフラグ領域
であり、これらの領域に対する書込みは“０７ＢＯ”、
“０７Ｂ１″にセーブされる２バイトのデータをアドレ
スとして、またこのバッファ領域からの読出しは“０７
Ｂ２″、“０７Ｂ３″にセーブされる２バイトのデータ
をアドレスとして、上記の受信データセーブ領域とフラ
グ領域とについてそれぞれ行われる。
ドレスはいずれも１６進の数値で示しである。アドレス
″０７ＤＯ”−０７ＤＦ″は入出力装置から受信したデ
ータをセーブする領域、“０７ＣＯ”−”０７ＣＦ”は
受信データの有無とエラーフラグを記憶するフラグ領域
であり、これらの領域に対する書込みは“０７ＢＯ”、
“０７Ｂ１″にセーブされる２バイトのデータをアドレ
スとして、またこのバッファ領域からの読出しは“０７
Ｂ２″、“０７Ｂ３″にセーブされる２バイトのデータ
をアドレスとして、上記の受信データセーブ領域とフラ
グ領域とについてそれぞれ行われる。
すなわち、マイクロプロセッサ１２は、通信インタフェ
ースアダプタ１５からバッファ１９上にある受信データ
の読出し要求を受けると、優先的にこの読出し処理を行
い、占込みアドレスレジスタ（“０７ＢＯ”、”０７Ｂ
１”）の内容をアドレスとして、フラグバッファおよび
キャラクタバッファへバッファ１９から続出したデータ
を書込む。
ースアダプタ１５からバッファ１９上にある受信データ
の読出し要求を受けると、優先的にこの読出し処理を行
い、占込みアドレスレジスタ（“０７ＢＯ”、”０７Ｂ
１”）の内容をアドレスとして、フラグバッファおよび
キャラクタバッファへバッファ１９から続出したデータ
を書込む。
また、マイクロプロセッサ１２は、チャンネルコントロ
ーラ２から受信データの転送要求を受けると、読出しア
ドレスレジスタ（“０７Ｂ２”、０７Ｂ３”）の内容に
よってフラグバッファエリアから１バイトのデータを読
出し、受信データがあるかどうかをチェックし、あれば
更にその内容をキャラクタバッファエリアから読出し、
そのデータを主メモリ３へ送るＤＭＡをチャンネルコン
トローラインタフェース制御部１１に対して起動する。
ーラ２から受信データの転送要求を受けると、読出しア
ドレスレジスタ（“０７Ｂ２”、０７Ｂ３”）の内容に
よってフラグバッファエリアから１バイトのデータを読
出し、受信データがあるかどうかをチェックし、あれば
更にその内容をキャラクタバッファエリアから読出し、
そのデータを主メモリ３へ送るＤＭＡをチャンネルコン
トローラインタフェース制御部１１に対して起動する。
これを受信フラグがなくなるまで最大１６回行う。なお
、フラグバッファとキャラクタバッファは１６バイト分
設けてあり、本例では、“０７ＣＯ″＝” ０７ＤＯ”
のように（フラグバッファのアドレス）＋１６＝ （キ
ャラクタバッファのアドレス） という関係を持たせているため、マイクロプロセッサ１
２はフラグのある場合容易にキャラクタを読出せる。
、フラグバッファとキャラクタバッファは１６バイト分
設けてあり、本例では、“０７ＣＯ″＝” ０７ＤＯ”
のように（フラグバッファのアドレス）＋１６＝ （キ
ャラクタバッファのアドレス） という関係を持たせているため、マイクロプロセッサ１
２はフラグのある場合容易にキャラクタを読出せる。
また、書込みアドレスレジスタの内容は、通信インタフ
ェースアダプタ１５の出カバソファ１９からマイクロプ
ロセッサ１２がデータを読出し、フラグバッファおよび
キャラクタバッファへ書込むごとにマイクロプロセッサ
１２により＋１されるか、初期値（本例では“０７ＣＯ
”）が設定される。
ェースアダプタ１５の出カバソファ１９からマイクロプ
ロセッサ１２がデータを読出し、フラグバッファおよび
キャラクタバッファへ書込むごとにマイクロプロセッサ
１２により＋１されるか、初期値（本例では“０７ＣＯ
”）が設定される。
同様に、読出しレジスタの内容は、マイクロプロセッサ
１２がフラグバッファおよびキャラクタバ・７フアを読
出すごとにマイクロプロセッサ１２により＋１されるか
、初期値（本例では“０７ＣＯ”）が設定される。
１２がフラグバッファおよびキャラクタバ・７フアを読
出すごとにマイクロプロセッサ１２により＋１されるか
、初期値（本例では“０７ＣＯ”）が設定される。
入出力装置からの受信データが一部シリアルインタフェ
ースアダプタ内のＲＡＭにセーブされるので、データが
消滅することがなく、また、ＤＭＡ転送がシリアルイン
タフェースアダプタ内のＲＡＭと主メモリとの間で行わ
れるので、転送の制御が容易になるなどの、格別の効果
を達成することができる。
ースアダプタ内のＲＡＭにセーブされるので、データが
消滅することがなく、また、ＤＭＡ転送がシリアルイン
タフェースアダプタ内のＲＡＭと主メモリとの間で行わ
れるので、転送の制御が容易になるなどの、格別の効果
を達成することができる。
第１図は本発明の原理ブロック図、第２図は本発明の詳
細な説明する構成図、第３図はＲＡＭのメモリマツプの
一部である。 １はプロセッサ、２はチャンネルコントローラ、３は主
メモリ、４は入出力バス、５はシリアルインタフェース
アダプタ、６はＲＡＭ、１０はダイレクトメモリアクセ
ス制御回路、１２はマイクロプロセッサ、１５は通信イ
ンタフェースアダプタ、１７は直−並変換回路、２０は
並−直変換回路である。
細な説明する構成図、第３図はＲＡＭのメモリマツプの
一部である。 １はプロセッサ、２はチャンネルコントローラ、３は主
メモリ、４は入出力バス、５はシリアルインタフェース
アダプタ、６はＲＡＭ、１０はダイレクトメモリアクセ
ス制御回路、１２はマイクロプロセッサ、１５は通信イ
ンタフェースアダプタ、１７は直−並変換回路、２０は
並−直変換回路である。
Claims (1)
- 【特許請求の範囲】 プロセッサ（１）と、このプロセッサの入出力バスに接
続されたチャンネルコントローラ（２）と、このチャン
ネルコントローラに接続された主メモリ（３）と、上記
チャンネルコントローラからの入出力バス（４）に接続
され入出力装置からの直列データを並列データに変換す
る機能を含むシリアルインタフェースアダプタ（５）と
を備え、上記主メモリ（３）とシリアルインタフェース
アダプタ（５）間でダイレクトメモリアクセス転送を行
うプロセッサシステムにおいて、 該シリアルインタフェースアダプタ（５）に対し入出力
装置から転送されるデータをセーブするランダムアクセ
スメモリ（６）を該シリアルインタフェースアダプタ（
５）内に設け、このランダムアクセスメモリ（６）と主
メモリ（３）間でダイレクトメモリアクセス転送を行う
ようにしたことを特徴とするダイレクトメモリアクセス
情報転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1377586A JPS62173550A (ja) | 1986-01-27 | 1986-01-27 | ダイレクトメモリアクセス情報転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1377586A JPS62173550A (ja) | 1986-01-27 | 1986-01-27 | ダイレクトメモリアクセス情報転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62173550A true JPS62173550A (ja) | 1987-07-30 |
Family
ID=11842619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1377586A Pending JPS62173550A (ja) | 1986-01-27 | 1986-01-27 | ダイレクトメモリアクセス情報転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62173550A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55131844A (en) * | 1979-03-30 | 1980-10-14 | Fujitsu Ltd | Communication controller |
-
1986
- 1986-01-27 JP JP1377586A patent/JPS62173550A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55131844A (en) * | 1979-03-30 | 1980-10-14 | Fujitsu Ltd | Communication controller |
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