JPS6217384B2 - - Google Patents
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- Publication number
- JPS6217384B2 JPS6217384B2 JP54153601A JP15360179A JPS6217384B2 JP S6217384 B2 JPS6217384 B2 JP S6217384B2 JP 54153601 A JP54153601 A JP 54153601A JP 15360179 A JP15360179 A JP 15360179A JP S6217384 B2 JPS6217384 B2 JP S6217384B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- region
- polycrystalline silicon
- opposite conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はI2L（Integrated Injection Logic）
ゲートを集積してなる半導体集積回路に関する。
I2Lはいわゆる逆構造形のバーテイカルトランジ
スタと、このトランジスタのベースをコレクタと
する上記トランジスタとは相補形のラテラルトラ
ンジスタとの複合構造をもつた論理素子である。
この論理素子はラテラルトランジスタが前記逆構
造バーテイカルトランジスタのベースに電荷を注
入するインジエクタとして作用し、逆構造バーテ
イカルトランジスタがインバータとして動作する
ものである。従つて論理振幅が小さく、高速且つ
低消費電力の動作が可能な素子として近年注目さ
れている。また、素子間分離が不必要なので集積
度が高く、大規模集積回路への応用に適してい
る。さらにI2Lは、バイポーラプロセス技術であ
ることから、同一チツプ上に容易に他のバイポー
ラ回路、たとえばリニア回路やECL回路を共存
させることができ、複合機能集積回路が実現でき
る。
ゲートを集積してなる半導体集積回路に関する。
I2Lはいわゆる逆構造形のバーテイカルトランジ
スタと、このトランジスタのベースをコレクタと
する上記トランジスタとは相補形のラテラルトラ
ンジスタとの複合構造をもつた論理素子である。
この論理素子はラテラルトランジスタが前記逆構
造バーテイカルトランジスタのベースに電荷を注
入するインジエクタとして作用し、逆構造バーテ
イカルトランジスタがインバータとして動作する
ものである。従つて論理振幅が小さく、高速且つ
低消費電力の動作が可能な素子として近年注目さ
れている。また、素子間分離が不必要なので集積
度が高く、大規模集積回路への応用に適してい
る。さらにI2Lは、バイポーラプロセス技術であ
ることから、同一チツプ上に容易に他のバイポー
ラ回路、たとえばリニア回路やECL回路を共存
させることができ、複合機能集積回路が実現でき
る。
このようなI2Lを高速動作させるための方法に
ついては多くの研究がなされているが、スイツチ
ングトランジスタのエミツタ及びベース領域に蓄
積されている少数キヤリアを前段のスイツチング
トランジスタがシンクする時間、いわゆる少数キ
ヤリアの蓄積時間を小さくすることが重要である
という説明が、たとえば、IEEE Journal of
Solid―State Circuits、Vol.SC―14、No.２、
April 1979、第327〜336頁でなされている。
ついては多くの研究がなされているが、スイツチ
ングトランジスタのエミツタ及びベース領域に蓄
積されている少数キヤリアを前段のスイツチング
トランジスタがシンクする時間、いわゆる少数キ
ヤリアの蓄積時間を小さくすることが重要である
という説明が、たとえば、IEEE Journal of
Solid―State Circuits、Vol.SC―14、No.２、
April 1979、第327〜336頁でなされている。
この少数キヤリアの蓄積を少なくするために
は、エピタキシヤル半導体層及びエミツタ層の濃
度プロフアイルを最適化することに加えて、少数
キヤリアの蓄積される領域を必要最少限にするこ
とが効果的である。その方法として、第１図に示
すような構造が考えられる。１はＰ型シリコン基
板、２はＮ型高不純物濃度埋込み層、３はＮ型エ
ピタキシヤル層、４はシリコン酸化膜、５はＰ型
領域、６はＮ型高不純物濃度領域、７はポリシリ
コン、８は誘電体、９は酸化膜、１０はメタル配
線である。すなわち、I2Lゲートは誘電体層４に
よりかこまれ、I2Lコレクタn+層６と誘電体層４
が隣接し、外部ベース領域５の面積を最少にして
いる。
は、エピタキシヤル半導体層及びエミツタ層の濃
度プロフアイルを最適化することに加えて、少数
キヤリアの蓄積される領域を必要最少限にするこ
とが効果的である。その方法として、第１図に示
すような構造が考えられる。１はＰ型シリコン基
板、２はＮ型高不純物濃度埋込み層、３はＮ型エ
ピタキシヤル層、４はシリコン酸化膜、５はＰ型
領域、６はＮ型高不純物濃度領域、７はポリシリ
コン、８は誘電体、９は酸化膜、１０はメタル配
線である。すなわち、I2Lゲートは誘電体層４に
よりかこまれ、I2Lコレクタn+層６と誘電体層４
が隣接し、外部ベース領域５の面積を最少にして
いる。
このような構造では、低抵抗の外部ベース領域
５は、コレクタ領域６により分断されており、イ
ンジエクタから注入された電荷は、インジエクタ
から遠いコレクタ直下のベース層まで十分に到達
しえないが、第２図に示されているように、各コ
レクタ６に近接してベースコンタクトホール３０
を形成し、金属配線１０で相互接続することによ
り、上記問題は解決される。この場合、コレクタ
n+層６の拡散源及びその相互接続にポリシリコ
ン層７を用い、ベースコンタクトの相互接続のた
めの金属配線１０とは立体交差させる。この構造
によれば、コレクタ６面積に比較して、ベース面
積を小さくできるので、I2Lのスイツチング時間
を速くできる。
５は、コレクタ領域６により分断されており、イ
ンジエクタから注入された電荷は、インジエクタ
から遠いコレクタ直下のベース層まで十分に到達
しえないが、第２図に示されているように、各コ
レクタ６に近接してベースコンタクトホール３０
を形成し、金属配線１０で相互接続することによ
り、上記問題は解決される。この場合、コレクタ
n+層６の拡散源及びその相互接続にポリシリコ
ン層７を用い、ベースコンタクトの相互接続のた
めの金属配線１０とは立体交差させる。この構造
によれば、コレクタ６面積に比較して、ベース面
積を小さくできるので、I2Lのスイツチング時間
を速くできる。
このような構造のI2Lにおいて、ベースコンタ
クトホール３０をポリシリコン層７に対して自己
整合的に開口することができる。たとえば、N+
ポリシリコン層７と、Ｐ型ベース層５とは、酸化
速度が低温で大きく異なることを利用すれば、ま
ず基板上の全体を酸化した後、酸化膜厚のうすい
Ｐ型ベース５上のみをエツチングで露出できる。
ところで、この方法において、開口したベースコ
ンタクトホール３０領域が、n+コレクタ拡散層
６と接触し、ベース―コレクタ間リークの原因と
なる可能性がある。たとえば、ベースコンタクト
ホール３０の開口時のオーバーエツチング等がこ
の原因となりうる。
クトホール３０をポリシリコン層７に対して自己
整合的に開口することができる。たとえば、N+
ポリシリコン層７と、Ｐ型ベース層５とは、酸化
速度が低温で大きく異なることを利用すれば、ま
ず基板上の全体を酸化した後、酸化膜厚のうすい
Ｐ型ベース５上のみをエツチングで露出できる。
ところで、この方法において、開口したベースコ
ンタクトホール３０領域が、n+コレクタ拡散層
６と接触し、ベース―コレクタ間リークの原因と
なる可能性がある。たとえば、ベースコンタクト
ホール３０の開口時のオーバーエツチング等がこ
の原因となりうる。
本発明は上記した点に鑑みてなされたものであ
り、I2Lコレクタ層拡散源もしくはコレクタ接続
配線に用いるN+ポリシリコンと自己整合的にベ
ースコンタクトホールを形成して、I2Lゲートの
外部ベース領域を最少限にすることにより、I2L
のスイツチングスピードを向上させる場合におい
て、コレクタ―ベース間のリーク電流の発生を防
止することにより再現性を向上させた半導体集積
回路の製造方法を提供するものである。
り、I2Lコレクタ層拡散源もしくはコレクタ接続
配線に用いるN+ポリシリコンと自己整合的にベ
ースコンタクトホールを形成して、I2Lゲートの
外部ベース領域を最少限にすることにより、I2L
のスイツチングスピードを向上させる場合におい
て、コレクタ―ベース間のリーク電流の発生を防
止することにより再現性を向上させた半導体集積
回路の製造方法を提供するものである。
この発明の骨子は、自己整合的に開口したI2L
ゲートのベースコンタクトホール及びインジエク
タ層コンタクトホールに、配線材料として金属を
直接用いず、Ｐ型多結晶シリコン層を下側に、金
属を上側にした二層構造を用い、開口したコンタ
クトホールが、オーバーエツチング等により、一
部N+コレクタ層が露出しても、pn接合が形成さ
れることによつてI2Lのコレクタとベースのリー
クもしくはシヨートを防いだものである。
ゲートのベースコンタクトホール及びインジエク
タ層コンタクトホールに、配線材料として金属を
直接用いず、Ｐ型多結晶シリコン層を下側に、金
属を上側にした二層構造を用い、開口したコンタ
クトホールが、オーバーエツチング等により、一
部N+コレクタ層が露出しても、pn接合が形成さ
れることによつてI2Lのコレクタとベースのリー
クもしくはシヨートを防いだものである。
以下この発明の一実施例を図面を参照して説明
する。
する。
先づ第３図に示すように、Ｐ型シリコン基板１
上にＮ型高不純物濃度層２及びＮ型エピタキシヤ
ル層３を形成し、さらに選択酸化したフイールド
酸化膜４を形成する。そして拡散マスクとなる誘
電体層８を設け、拡散によりI2Lのインジエクタ
及びベース層となるＰ型半導層５を形成し、その
上に砒素をドープした多結晶シリコン層７を選択
的に設ける。
上にＮ型高不純物濃度層２及びＮ型エピタキシヤ
ル層３を形成し、さらに選択酸化したフイールド
酸化膜４を形成する。そして拡散マスクとなる誘
電体層８を設け、拡散によりI2Lのインジエクタ
及びベース層となるＰ型半導層５を形成し、その
上に砒素をドープした多結晶シリコン層７を選択
的に設ける。
次に半導体層５及び多結晶シリコン層７を酸化
した後の断面を第４図に示す。この多結晶シリコ
ン層７はI2Ln+コレクタ層を形成するための拡散
源として用い、たとえば、砒素が1021／cm3以上ド
ープされている。このため、低温でウエツト酸化
すると、n+多結晶層７の酸化速度は、Ｐ型半導
体層５上の酸化速度よりも１桁以上速くでき、た
とえばn+多結晶層７上の膜化膜厚を3000Å、Ｐ
型半導体層５上の酸化膜厚を300Å程度にするこ
とができる。
した後の断面を第４図に示す。この多結晶シリコ
ン層７はI2Ln+コレクタ層を形成するための拡散
源として用い、たとえば、砒素が1021／cm3以上ド
ープされている。このため、低温でウエツト酸化
すると、n+多結晶層７の酸化速度は、Ｐ型半導
体層５上の酸化速度よりも１桁以上速くでき、た
とえばn+多結晶層７上の膜化膜厚を3000Å、Ｐ
型半導体層５上の酸化膜厚を300Å程度にするこ
とができる。
次に第５図に示されるように、酸化膜エツチン
グ工程により酸化膜厚のうすいＰ型半導体層５上
のみを自己整合的に開口する。次に第６図に示さ
れるようにホウ素をドープしたＰ型多結晶シリコ
ン層１２を設ける。次に第７図に示されているよ
うにスランピング工程により多結晶シリコン７，
１２中より各々砒素及びホウ素が拡散され、N+
コレクタ領域６及びP+ベースコンタクト領域１
１が形成される。次に第８図に示されるように、
金属層１０を設け、配線領域を形成する。以上の
工程により形成されたI2Lゲートの平面図は第２
図と同様である。ここでコレクタ配線はn+多結
晶シリコン層７により形成されている。なお、こ
のn+多結晶層７と金属配線層１０を接続させる
場合には、あらかじめ、Ｐ型多結晶シリコン層１
２と金属層１０との二層構造のうち、一部のＰ型
多結晶層１２を除去しておけばよい。
グ工程により酸化膜厚のうすいＰ型半導体層５上
のみを自己整合的に開口する。次に第６図に示さ
れるようにホウ素をドープしたＰ型多結晶シリコ
ン層１２を設ける。次に第７図に示されているよ
うにスランピング工程により多結晶シリコン７，
１２中より各々砒素及びホウ素が拡散され、N+
コレクタ領域６及びP+ベースコンタクト領域１
１が形成される。次に第８図に示されるように、
金属層１０を設け、配線領域を形成する。以上の
工程により形成されたI2Lゲートの平面図は第２
図と同様である。ここでコレクタ配線はn+多結
晶シリコン層７により形成されている。なお、こ
のn+多結晶層７と金属配線層１０を接続させる
場合には、あらかじめ、Ｐ型多結晶シリコン層１
２と金属層１０との二層構造のうち、一部のＰ型
多結晶層１２を除去しておけばよい。
以上の工程においては、自己整合的に形成され
たベース層へのコンタクトホールが、オーバーエ
ツチング等により拡大しN+コレクタ領域６へ拡
がつても、p+ベースコンタクト領域１１がp+多
結晶シリコン層１２からの不純物拡散により形成
されているため、この多結晶シリコン層１２は
N+コレクタ領域６に接触することがない。
たベース層へのコンタクトホールが、オーバーエ
ツチング等により拡大しN+コレクタ領域６へ拡
がつても、p+ベースコンタクト領域１１がp+多
結晶シリコン層１２からの不純物拡散により形成
されているため、この多結晶シリコン層１２は
N+コレクタ領域６に接触することがない。
従つてI2Lのベースとコレクタのシヨートもし
くはリーク電流の発生を防止でき、この工程によ
るI2L集積回路を歩留りよく製造できる。
くはリーク電流の発生を防止でき、この工程によ
るI2L集積回路を歩留りよく製造できる。
第９図は、上記実施例により作られたI2Lリン
グオシレータはよる電力―遅延曲線である。伝播
遅延速度ｔpdは最小値で1nsec以下であり、従来
のI2Lに比べ、きわめて高速である。
グオシレータはよる電力―遅延曲線である。伝播
遅延速度ｔpdは最小値で1nsec以下であり、従来
のI2Lに比べ、きわめて高速である。
以上本発明により、きわめて高速のI2Lを、コ
レクタとベースのシヨートを防いで歩留りよく製
造できる。
レクタとベースのシヨートを防いで歩留りよく製
造できる。
尚、上述した実施例では、砒素ドープ多結晶シ
リコンを用いたが、リンなど他のアクセプタ不純
物をドープした多結晶シリコンを用いてもよい。
またその酸化条件も、ウエツト酸化のみに限らず
ドライ酸化でおこなつても可能である。ホウ素を
ドープしたＰ型多結晶シリコン層１２の形成方法
はアンドープ多結晶シリコン層にホウ素をイオン
注入して形成するか、直接ホウ素をドープしたＰ
型多結晶シリコン層を堆積させるか、いずれの場
合でもよい。
リコンを用いたが、リンなど他のアクセプタ不純
物をドープした多結晶シリコンを用いてもよい。
またその酸化条件も、ウエツト酸化のみに限らず
ドライ酸化でおこなつても可能である。ホウ素を
ドープしたＰ型多結晶シリコン層１２の形成方法
はアンドープ多結晶シリコン層にホウ素をイオン
注入して形成するか、直接ホウ素をドープしたＰ
型多結晶シリコン層を堆積させるか、いずれの場
合でもよい。
第１図はIILゲートの断面図、第２図は同平面
図、第３図〜第８図は本発明の一実施例の各製造
工程に於けるIIL断面図、第９図は本発明により
製造されたIILゲートのゲート当りのインジエク
タ電流と伝播遅延速度の関係を示す特性図であ
る。 １…Ｐ型シリコン基板、２…N+埋込み層、３
…Ｎエピタキシヤル層、４…シリコン酸化膜、５
…Ｐ層、６…N+層、７…N+ポリシリコン、８…
誘電体層、９…シリコン及びN+ポリシリコン酸
化膜、１０…メタル配線、１１…P+層、１２…
P+ポリシリコン層。
図、第３図〜第８図は本発明の一実施例の各製造
工程に於けるIIL断面図、第９図は本発明により
製造されたIILゲートのゲート当りのインジエク
タ電流と伝播遅延速度の関係を示す特性図であ
る。 １…Ｐ型シリコン基板、２…N+埋込み層、３
…Ｎエピタキシヤル層、４…シリコン酸化膜、５
…Ｐ層、６…N+層、７…N+ポリシリコン、８…
誘電体層、９…シリコン及びN+ポリシリコン酸
化膜、１０…メタル配線、１１…P+層、１２…
P+ポリシリコン層。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体層の素子形成予定領域の一部
表面から内部にかけて反対導電型領域を形成する
工程と、この反対導電型領域の一部に一導電型の
不純物を含む多結晶シリコン層からなる第１配線
を形成する工程と、前記多結晶シリコン層表面及
び反対導電型領域表面を酸化させて、この多結晶
シリコン層表面に厚い第１酸化膜を形成し、反対
導電型領域表面に薄い第２酸化膜を形成する工程
と、前記反対導電型領域の表面を露出させる程度
のエツチングを施して前記第２酸化膜を除去し、
第１酸化膜を残存させる工程と、前記反対導電型
領域の露出面及び残存する第１酸化膜表面にわた
つて、反対導電型の不純物を含む多結晶シリコン
層を有する第２配線を形成する工程と、前記第１
配線及び第２配線の各多結晶シリコン層を拡散源
とする拡散を施して、前記反対導電型領域表面に
一導電型半導体領域及び反対導電型の高不純物濃
度領域を夫々選択的に形成する工程とを具備して
なる半導体集積回路の製造方法。 ２ 前記第２配線は多結晶シリコン層の上に更に
導電層を設けた二層構造を有していることを特徴
とする特許請求の範囲第１項記載の半導体集積回
路の製造方法。 ３ 前記一導電型層はIILゲートのNPNトランジ
スタのエミツタ、反対導電型領域は前記NPNト
ランジスタのベースを構成し、前記第１配線の多
結晶シリコン層からの不純物導入により形成され
た前記一導電型領域は前記NPNトランジスタの
コレクタを構成することを特徴とする特許請求の
範囲第１項記載の半導体集積回路の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360179A JPS5676561A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor integrated circuit |
| US06/210,759 US4404737A (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit utilizing polycrystalline silicon deposition, oxidation and etching |
| EP80304302A EP0030147B1 (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit |
| DE8080304302T DE3063191D1 (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360179A JPS5676561A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5676561A JPS5676561A (en) | 1981-06-24 |
| JPS6217384B2 true JPS6217384B2 (ja) | 1987-04-17 |
Family
ID=15566042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15360179A Granted JPS5676561A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5676561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03221177A (ja) * | 1990-01-26 | 1991-09-30 | Uchinami:Kk | 空中洗浄乾燥装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242670B2 (ja) * | 1973-12-12 | 1977-10-26 | ||
| JPS52117579A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Semiconductor device |
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS53142196A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Bipolar type semiconductor device |
| JPS5852352B2 (ja) * | 1977-12-14 | 1983-11-22 | 日本電信電話株式会社 | 電界効果型トランジスタの製法 |
-
1979
- 1979-11-29 JP JP15360179A patent/JPS5676561A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03221177A (ja) * | 1990-01-26 | 1991-09-30 | Uchinami:Kk | 空中洗浄乾燥装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5676561A (en) | 1981-06-24 |
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