JPS62177793A - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
- Publication number
- JPS62177793A JPS62177793A JP61019509A JP1950986A JPS62177793A JP S62177793 A JPS62177793 A JP S62177793A JP 61019509 A JP61019509 A JP 61019509A JP 1950986 A JP1950986 A JP 1950986A JP S62177793 A JPS62177793 A JP S62177793A
- Authority
- JP
- Japan
- Prior art keywords
- data hold
- hold time
- capacitor
- voltage
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばマイクロコンピュータに使用シて好適な
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
という。）に関する。
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
という。）に関する。
本発明は例えばマイクロコンピュータに使用して好適な
りＲＡＭにおいて、チップの一部にメモリセルのデータ
ホールド時間を擬似的に測定するモニタ部を設け、メモ
リセルのデータホールド時間を擬似的に測定する様にし
たことにより、簡単にデータホールド時間を測定できる
様にしたものである。また本発明は例えばマイクロコン
ピュータに使用して好適なりＲＡＭにおいて、チップの
一部にメモリセルのデータホールド時間を擬似的に測定
するモニタ部を設け、このモニタ部が測定するデータホ
ールド時間によりリフレッシュ間隔を制御する様にした
ことにより、動作温度に応じたりフレッシュ間隔でリフ
レッシュを行い消費電力を低減できる様にしたものであ
る。
りＲＡＭにおいて、チップの一部にメモリセルのデータ
ホールド時間を擬似的に測定するモニタ部を設け、メモ
リセルのデータホールド時間を擬似的に測定する様にし
たことにより、簡単にデータホールド時間を測定できる
様にしたものである。また本発明は例えばマイクロコン
ピュータに使用して好適なりＲＡＭにおいて、チップの
一部にメモリセルのデータホールド時間を擬似的に測定
するモニタ部を設け、このモニタ部が測定するデータホ
ールド時間によりリフレッシュ間隔を制御する様にした
ことにより、動作温度に応じたりフレッシュ間隔でリフ
レッシュを行い消費電力を低減できる様にしたものであ
る。
従来、マイクロコンピュータに使用して好適なりＩ？Ａ
Ｍとして第６図に示す如くＰ形シリコン基板（１）上に
第７図に示す如きメモリセル回路、いわゆるｌＭＯＳセ
ル回路を高密度に集積化したメモリアレイ（２）と入出
力回路等からなる周辺回路（３）とを備えたＤＲＡＭが
提案されている。この第７図に示すメモリセル回路は１
個のｎ−ＭＯＳ）ランジスク（４）と１個のコンデンサ
（５）とから構成されており、このｎ−ＭＯＳトランジ
スタ（４）のゲート（４Ｇ）はワード線（６）に接続さ
れると共にこのｎ−ＭＯＳトランジスタ（４）のドレイ
ン（４Ｄ）はビット線（７）に接続され、またこのｎ−
ＭＯＳトランジスタ（４）のソース（４Ｓ）はコンデン
サ（５）の一方の端子に接続されると共にこのコンデン
サ（５）の他方の端子には所定値のプレート電圧Ｖｐが
端子（８）を介して供給される様になされている。この
第７図に等何回路で示すｌＭＯＳセル回路は具体的には
第８図に示す如く構成されている。即ち、ｎ−ＭＯＳ）
ランジスタ（４月よＰ形シリコン基板（１）にｎ形イオ
ンの拡散によって形成されたドレイン領域（９）及びソ
ース領域（１０）と絶縁Ｐｉ（１１）を介してワード線
（６）と一体に形成されたポリシリコンからなるゲート
電極（１２）とから構成されている。この場合、ドレイ
ン領域（９）はアルミニウムＡβからなるビット線（７
）に接続されている。
Ｍとして第６図に示す如くＰ形シリコン基板（１）上に
第７図に示す如きメモリセル回路、いわゆるｌＭＯＳセ
ル回路を高密度に集積化したメモリアレイ（２）と入出
力回路等からなる周辺回路（３）とを備えたＤＲＡＭが
提案されている。この第７図に示すメモリセル回路は１
個のｎ−ＭＯＳ）ランジスク（４）と１個のコンデンサ
（５）とから構成されており、このｎ−ＭＯＳトランジ
スタ（４）のゲート（４Ｇ）はワード線（６）に接続さ
れると共にこのｎ−ＭＯＳトランジスタ（４）のドレイ
ン（４Ｄ）はビット線（７）に接続され、またこのｎ−
ＭＯＳトランジスタ（４）のソース（４Ｓ）はコンデン
サ（５）の一方の端子に接続されると共にこのコンデン
サ（５）の他方の端子には所定値のプレート電圧Ｖｐが
端子（８）を介して供給される様になされている。この
第７図に等何回路で示すｌＭＯＳセル回路は具体的には
第８図に示す如く構成されている。即ち、ｎ−ＭＯＳ）
ランジスタ（４月よＰ形シリコン基板（１）にｎ形イオ
ンの拡散によって形成されたドレイン領域（９）及びソ
ース領域（１０）と絶縁Ｐｉ（１１）を介してワード線
（６）と一体に形成されたポリシリコンからなるゲート
電極（１２）とから構成されている。この場合、ドレイ
ン領域（９）はアルミニウムＡβからなるビット線（７
）に接続されている。
またコンデンサ（５）は絶縁層（１１）上に形成された
ポリシリコンからなる電極（１３）とＰ形シリコン基板
（１）の反転層領域（１４）とから構成されている。尚
、この第８図において（１５ａ）及び（１５ｂ）は夫々
選択酸化法によって形成された素子分離領域、（１６ａ
）及び（１６ｂ）は夫々絶縁層である。
ポリシリコンからなる電極（１３）とＰ形シリコン基板
（１）の反転層領域（１４）とから構成されている。尚
、この第８図において（１５ａ）及び（１５ｂ）は夫々
選択酸化法によって形成された素子分離領域、（１６ａ
）及び（１６ｂ）は夫々絶縁層である。
この様に構成されたｌＭＯＳセル回路においてはワード
線（６）及びビット線（７）の両方にハイレベル電圧を
供給するとコンデンサ（５）は充電され、即ち反転層領
域（１４）の電子がソース領域（１０）及びドレイン領
域（９）を介して放出し反転層電位はハイレベルになり
、この状態が“１”状態として書き込まれたことになる
。そして、この“１”状態はワード線（６）にハイレベ
ル電圧を供給し、ｎ−ＭＯＳトランジスタ（４）をオン
状態にすることによってビット線（７）に読み出すこと
ができる。しかしながら、斯るメモリセル回路において
は、長時間放置すると空乏層又はＰ形シリコン基板（１
）からの電子の流入によって反転層領域（１４）は電子
密度が高くなり、反転層電位が下がってしまい、書き込
まれた“１”状態は所定時間、所謂データホールド時間
の経過後消去してしまう。そこで、ＤＲＡＭにおいては
、データホールド時間内の所定の間隔で書き込みパルス
を入れて反転層領域（１４）内の電子をソース領域（１
０）及びドレイン領域（９）を介して放出し反転層電位
を高（する如くして再書き込み、所謂リフレッシュ動作
を行う如くなされている。この場合、データホールド時
間はメモリセルの動作温度に依存し温度上昇に反比例す
る。即ち動作温度が上昇するとデータホールド時間は短
くなるという特性を有しており、例えば室温では数秒、
７０℃では数＋ｍＳ程度であることが知られているが、
一般には動作温度が１００″Ｃになった場合を考慮して
２ｍＳ間隔でリフレッシュ動作が行われる様になされて
いる。
線（６）及びビット線（７）の両方にハイレベル電圧を
供給するとコンデンサ（５）は充電され、即ち反転層領
域（１４）の電子がソース領域（１０）及びドレイン領
域（９）を介して放出し反転層電位はハイレベルになり
、この状態が“１”状態として書き込まれたことになる
。そして、この“１”状態はワード線（６）にハイレベ
ル電圧を供給し、ｎ−ＭＯＳトランジスタ（４）をオン
状態にすることによってビット線（７）に読み出すこと
ができる。しかしながら、斯るメモリセル回路において
は、長時間放置すると空乏層又はＰ形シリコン基板（１
）からの電子の流入によって反転層領域（１４）は電子
密度が高くなり、反転層電位が下がってしまい、書き込
まれた“１”状態は所定時間、所謂データホールド時間
の経過後消去してしまう。そこで、ＤＲＡＭにおいては
、データホールド時間内の所定の間隔で書き込みパルス
を入れて反転層領域（１４）内の電子をソース領域（１
０）及びドレイン領域（９）を介して放出し反転層電位
を高（する如くして再書き込み、所謂リフレッシュ動作
を行う如くなされている。この場合、データホールド時
間はメモリセルの動作温度に依存し温度上昇に反比例す
る。即ち動作温度が上昇するとデータホールド時間は短
くなるという特性を有しており、例えば室温では数秒、
７０℃では数＋ｍＳ程度であることが知られているが、
一般には動作温度が１００″Ｃになった場合を考慮して
２ｍＳ間隔でリフレッシュ動作が行われる様になされて
いる。
ここに製造されたＤＲＡＭのデータホールド時間を測定
することは、品質検査上極めて重要な作業となるが、従
来、この様な場合には、特別の専用測定器、例えばメモ
リテスターを使用してコンデンサ（５）の容量を測定し
、この測定値を用いて各動作温度におけるデータホール
ド時間を算出する如くしていた。
することは、品質検査上極めて重要な作業となるが、従
来、この様な場合には、特別の専用測定器、例えばメモ
リテスターを使用してコンデンサ（５）の容量を測定し
、この測定値を用いて各動作温度におけるデータホール
ド時間を算出する如くしていた。
この様に斯かる従来のＤＲＡＭＡこおいては、データホ
ールド時間を測定する場合、特別の専用測定器を必要と
するばかりでなく、データホールド時間を直接、簡単に
測定することができないという不都合があった。
ールド時間を測定する場合、特別の専用測定器を必要と
するばかりでなく、データホールド時間を直接、簡単に
測定することができないという不都合があった。
また従来のＤＲＡＭにおいては、動作温度の如何に拘ら
ず、１００℃で最適値とされる２ｍＳのりフレッシュ間
隔でリフレッシュ動作をする如くなされているので、１
００℃より低温で動作する場合にはりフレッシュのため
の電力を無駄に消費してしまい、消費電力が増加すると
いう不都合があった。
ず、１００℃で最適値とされる２ｍＳのりフレッシュ間
隔でリフレッシュ動作をする如くなされているので、１
００℃より低温で動作する場合にはりフレッシュのため
の電力を無駄に消費してしまい、消費電力が増加すると
いう不都合があった。
本発明は、斯かる点に鑑み、データホールド時間を簡単
に測定し得る様にしたＤＲＡＭを提供することを第１の
目的とする。
に測定し得る様にしたＤＲＡＭを提供することを第１の
目的とする。
また本発明は、動作温度に対応したりフレソシ二間隔で
リフレッシュする様にし、消費電力を低減できる様にし
たＤＲＡＭを提供することを第２の目的とする。
リフレッシュする様にし、消費電力を低減できる様にし
たＤＲＡＭを提供することを第２の目的とする。
第１の発明に依るＤＲＡ旧よ、第１図及び第２図に示す
如く、チップの一部にメモリセルのデータホールド時間
を擬似的に測定するモニタ部（１７）を設け、メモリセ
ルのデータホールド時間を擬似的に測定する様にしたも
のである。
如く、チップの一部にメモリセルのデータホールド時間
を擬似的に測定するモニタ部（１７）を設け、メモリセ
ルのデータホールド時間を擬似的に測定する様にしたも
のである。
また第２の発明に依るＤＩ？ＡＭは、第４図に示す如く
、チップの一部にメモリセルのデータホールド時間を擬
似的に測定するモニタ部（１７）を設け、このモニタ部
（１７）が測定するデータホールド時間によりリフレッ
シュ間隔を制御する様にしたものである。
、チップの一部にメモリセルのデータホールド時間を擬
似的に測定するモニタ部（１７）を設け、このモニタ部
（１７）が測定するデータホールド時間によりリフレッ
シュ間隔を制御する様にしたものである。
斯かる第１の発明の依れば、チップの一部にメモリセル
のデータホールド時間を擬似的に測定するモニタ部（１
７）を設け、メモリセルのデータホールド時間を擬似的
に測定する様になされているので、簡単にデータホール
ド時間を測定することができる。
のデータホールド時間を擬似的に測定するモニタ部（１
７）を設け、メモリセルのデータホールド時間を擬似的
に測定する様になされているので、簡単にデータホール
ド時間を測定することができる。
また、第２の発明に依れば、チップの一部にメモリセル
のデータホールド時間を擬似的に測定するモニタ部（１
７）を設け、このモニタ部（１７）が測定するデータホ
ールド時間によりリフレッシュ間隔を制御する様になさ
れているので、動作温度に応じたりフレッシュ間隔でリ
フレッシュすることができ、消費電力を低減することが
できる。
のデータホールド時間を擬似的に測定するモニタ部（１
７）を設け、このモニタ部（１７）が測定するデータホ
ールド時間によりリフレッシュ間隔を制御する様になさ
れているので、動作温度に応じたりフレッシュ間隔でリ
フレッシュすることができ、消費電力を低減することが
できる。
以下、第１図〜第３図を参照して第１の発明ＤＲＡＭの
一実施例につき説明しよう。
一実施例につき説明しよう。
この第１図において（１８）はＰ形シリコン基板を示し
、本例においてはこのＰ形シリコン基板（１８）上に第
７図及び第８図で示すと同様のｌＭＯＳセル回路を高密
度に集積化したメモリアレイ（１９）を形成すると共に
入出力回路等からなる周辺回路（２０）を設け、更に第
２図に示す如きデータホールド時間を擬似的に測定する
ためのモニタ部（１７）をＰ形シリコン基板（１８）上
の一部に形成する如くする。
、本例においてはこのＰ形シリコン基板（１８）上に第
７図及び第８図で示すと同様のｌＭＯＳセル回路を高密
度に集積化したメモリアレイ（１９）を形成すると共に
入出力回路等からなる周辺回路（２０）を設け、更に第
２図に示す如きデータホールド時間を擬似的に測定する
ためのモニタ部（１７）をＰ形シリコン基板（１８）上
の一部に形成する如くする。
この場合、このモニタ部（１７）を第２図に示す如（ｎ
−ＭＯ３Ｉ−ランジスタ（２１）、コンデンサ（２２）
、シュミットトリガ回路（２３）及びブーストアンプ（
２４）とで構成するが、ｎ−ＭＯＳトランジスタ（２１
）及びコンデンサ（２２）についてはメモリアレイ（１
９）を構成するｌＭＯＳセルのｎ−ＭＯ３）ランジスタ
及びコンデンサと同一構造に形成する如くする。更にこ
のモニタｍｇ（Ｉｎの回路構成を第２図に示す等価回路
を用いて説明すれば、ｎ−ＭＯＳトランジスタ（２１）
のドレイン電極（２１０）をハイレヘルの直流電圧ＶＯ
Ｈ例えば５■が供給される正電圧供給端子（２５）に接
続すると共にこのｎ−ＭＯＳトランジスタ（２１）のソ
ース電極（２１Ｓ）をコンデンサ（２２）の一方の端子
に接続し、またこのコンデンサ（２２）の他方の電極を
所定値のプレート電圧が供給されるプレート電圧供給端
子（２６）に接続すると共にｎ−ＭＯ３）ランジスタ（
２１）のソース電極（２１５）とコンデンサ（２２）の
一方の端子との共通接続点をシュミットトリガ回路（２
３）の入力端子に接続し、更にこのシュミットトリガ回
路（２３）の出力端子をｎ−ＭＯ３）ランジスタ（２１
）のゲート電極（２１Ｇ）に接続すると共にシュミット
トリガ回路（２３）の出力端子をブーストアンプ（２４
）を介してデータホールド信号出力端子（２７）に接続
する如くする。このシュミットトリガ回路（２３）は例
えば入力電圧がＶＯＨ（Ｖ）、例えば５■からＶＯＬ（
Ｖ）、例えばＯ〔■〕に低減する間は出力電圧はＶＯＬ
〔■〕に維持され、入力電圧がＶＯＬ（Ｖ）になったと
きには出力電圧はＶＯＬ（Ｖ）からＶＯＨ（Ｖ）になり
、入力電圧がＶＯＬ（Ｖ）からＶＯＨ（Ｖ）に増加する
間は出力電圧はＶＯＨ（Ｖ）を維持し、入力電圧がＶＯ
Ｈ（Ｖ）になったときは出力電圧はＶＯＨ（Ｖ）からＶ
ＯＬ（Ｖ）になる様な特性を有する如くする。
−ＭＯ３Ｉ−ランジスタ（２１）、コンデンサ（２２）
、シュミットトリガ回路（２３）及びブーストアンプ（
２４）とで構成するが、ｎ−ＭＯＳトランジスタ（２１
）及びコンデンサ（２２）についてはメモリアレイ（１
９）を構成するｌＭＯＳセルのｎ−ＭＯ３）ランジスタ
及びコンデンサと同一構造に形成する如くする。更にこ
のモニタｍｇ（Ｉｎの回路構成を第２図に示す等価回路
を用いて説明すれば、ｎ−ＭＯＳトランジスタ（２１）
のドレイン電極（２１０）をハイレヘルの直流電圧ＶＯ
Ｈ例えば５■が供給される正電圧供給端子（２５）に接
続すると共にこのｎ−ＭＯＳトランジスタ（２１）のソ
ース電極（２１Ｓ）をコンデンサ（２２）の一方の端子
に接続し、またこのコンデンサ（２２）の他方の電極を
所定値のプレート電圧が供給されるプレート電圧供給端
子（２６）に接続すると共にｎ−ＭＯ３）ランジスタ（
２１）のソース電極（２１５）とコンデンサ（２２）の
一方の端子との共通接続点をシュミットトリガ回路（２
３）の入力端子に接続し、更にこのシュミットトリガ回
路（２３）の出力端子をｎ−ＭＯ３）ランジスタ（２１
）のゲート電極（２１Ｇ）に接続すると共にシュミット
トリガ回路（２３）の出力端子をブーストアンプ（２４
）を介してデータホールド信号出力端子（２７）に接続
する如くする。このシュミットトリガ回路（２３）は例
えば入力電圧がＶＯＨ（Ｖ）、例えば５■からＶＯＬ（
Ｖ）、例えばＯ〔■〕に低減する間は出力電圧はＶＯＬ
〔■〕に維持され、入力電圧がＶＯＬ（Ｖ）になったと
きには出力電圧はＶＯＬ（Ｖ）からＶＯＨ（Ｖ）になり
、入力電圧がＶＯＬ（Ｖ）からＶＯＨ（Ｖ）に増加する
間は出力電圧はＶＯＨ（Ｖ）を維持し、入力電圧がＶＯ
Ｈ（Ｖ）になったときは出力電圧はＶＯＨ（Ｖ）からＶ
ＯＬ（Ｖ）になる様な特性を有する如くする。
この様にモニタ部（１７）を構成した場合において、第
３図に示す如くコンデンサ（２２）の一方の端子電圧が
ＶＯＬ（Ｖ）例えば０ 〔Ｖ〕のときシュミットトリガ
回路（２３）の出力電圧はＶＯＨＣＶ）、例えば５Ｖと
なり、ｎ−ＭＯＳ）ランジスタ（２１）はオン状態にな
るので、コンデンサ（２２）はｔ［され、コンデンサ（
２２）の一方の端子電圧はＶＯＨ（Ｖ）に上昇する。こ
の様にコンデンサ（２２）の一方の端子電圧がＶＯＨ（
Ｖ）になるとシュミントトリガ回路（２３）の出力電圧
はＶＯＬ（Ｖ）になり、ｎ−ＭＯＳトランジスタ（２１
）はオフ状態になるので、コンデンサ（２２）は徐々に
放電し、コンデンサ（２２）の一方の端子電圧が次第に
下がることになる。そしてこのコンデン＋（２２）の一
方の端子電圧がＶｏＨ（Ｖ）からＶＯＬ（Ｖ）に達する
と、シュミットトリガ回路（２３）の出力電圧はＶＯＬ
（Ｖ）からＶＯＨ（Ｖ）になり、再びｎ−ＭＯＳトラン
ジスタ（２１）をオン状態にし、コンデンサ（２２）は
充電され、コンデンサ（２２）の一方の端子電圧は再び
ＶＯＨ（Ｖ）に上昇する。以下、上述の動作が繰り返さ
れることになる。
３図に示す如くコンデンサ（２２）の一方の端子電圧が
ＶＯＬ（Ｖ）例えば０ 〔Ｖ〕のときシュミットトリガ
回路（２３）の出力電圧はＶＯＨＣＶ）、例えば５Ｖと
なり、ｎ−ＭＯＳ）ランジスタ（２１）はオン状態にな
るので、コンデンサ（２２）はｔ［され、コンデンサ（
２２）の一方の端子電圧はＶＯＨ（Ｖ）に上昇する。こ
の様にコンデンサ（２２）の一方の端子電圧がＶＯＨ（
Ｖ）になるとシュミントトリガ回路（２３）の出力電圧
はＶＯＬ（Ｖ）になり、ｎ−ＭＯＳトランジスタ（２１
）はオフ状態になるので、コンデンサ（２２）は徐々に
放電し、コンデンサ（２２）の一方の端子電圧が次第に
下がることになる。そしてこのコンデン＋（２２）の一
方の端子電圧がＶｏＨ（Ｖ）からＶＯＬ（Ｖ）に達する
と、シュミットトリガ回路（２３）の出力電圧はＶＯＬ
（Ｖ）からＶＯＨ（Ｖ）になり、再びｎ−ＭＯＳトラン
ジスタ（２１）をオン状態にし、コンデンサ（２２）は
充電され、コンデンサ（２２）の一方の端子電圧は再び
ＶＯＨ（Ｖ）に上昇する。以下、上述の動作が繰り返さ
れることになる。
この場合、シュミットトリガ回路（２３）の出力側には
第３図Ａに示す如くコンデンサ（２２）の一方の端子電
圧の変化に対応して第３図Ｂに示す如き矩形波信号が得
られるが、コンデンサ（２２）はメモリアレイ（１９）
を構成するコンデンサと同一構造に構成されているので
、第３図Ｂに示す矩形波信号の周期Ｔはメモリアレイを
構成するコンデンサのデータホールド時間を表わすこと
になる。
第３図Ａに示す如くコンデンサ（２２）の一方の端子電
圧の変化に対応して第３図Ｂに示す如き矩形波信号が得
られるが、コンデンサ（２２）はメモリアレイ（１９）
を構成するコンデンサと同一構造に構成されているので
、第３図Ｂに示す矩形波信号の周期Ｔはメモリアレイを
構成するコンデンサのデータホールド時間を表わすこと
になる。
そこで、この矩形波信号をオシロスコープで観測するこ
とによってデータホールド時間を測定することができる
。またカウンタ等を使用してデータホールド時間を測定
することもできる。
とによってデータホールド時間を測定することができる
。またカウンタ等を使用してデータホールド時間を測定
することもできる。
従って、斯かる本実施例に依れば、データホールド時間
を特別の専用測定器を用いず、オシロスコープ、カウン
タ等の通常の機器で直接、簡単に測定することができる
という利益がある。
を特別の専用測定器を用いず、オシロスコープ、カウン
タ等の通常の機器で直接、簡単に測定することができる
という利益がある。
次に第４図及び第５図を参照して第２の発明ＤＲＡＭの
一実施例につき説明しよう。
一実施例につき説明しよう。
本例においては第１図例と同様にＰ形シリコン基板（１
８）にメモリアレイ（１９）、入出力回路等の周辺回路
（２０）及びモニタ部（１７）を設けると共°にリフレ
ッシュコントローラ（２８）を設け、モニタ！（１７）
のデータホールド信号出力端子（２７）をリフレッシュ
コントローラ（２８）の入力端子に接続し、モニタ部（
１７）のデータホールド信号出力端子（２７）に得られ
るデータホールド信号をリフレッシュコントローラ（２
８）の入力側に供給し、このリフレッシュコントローラ
（２８）の出力側、即ち端子（２９）にデータホールド
信号に応じたリフレッシュ信号を得、この信号によって
リフレッシュし得る如くする。この場合、シュミソ＋−
＋−９９回路（２３）を第２図例の場合と同様の特性と
することもできるが、出力電圧がＶＯＬ（Ｖ）、例えば
０ （Ｖ）からＶＯＨ（Ｖ）、例えば５〔■〕に反転す
る場合の入力電圧の値をコンデンサ（２２）の一方の端
子電圧の最高値ＶＯＨ（Ｖ）と最低値ＶＯＬ（Ｖ）との
間の値ＶＯＭ、例えば３ 〔■〕とする様にしてもよく
、この様にすることで誤動作を防ぐことができる。
８）にメモリアレイ（１９）、入出力回路等の周辺回路
（２０）及びモニタ部（１７）を設けると共°にリフレ
ッシュコントローラ（２８）を設け、モニタ！（１７）
のデータホールド信号出力端子（２７）をリフレッシュ
コントローラ（２８）の入力端子に接続し、モニタ部（
１７）のデータホールド信号出力端子（２７）に得られ
るデータホールド信号をリフレッシュコントローラ（２
８）の入力側に供給し、このリフレッシュコントローラ
（２８）の出力側、即ち端子（２９）にデータホールド
信号に応じたリフレッシュ信号を得、この信号によって
リフレッシュし得る如くする。この場合、シュミソ＋−
＋−９９回路（２３）を第２図例の場合と同様の特性と
することもできるが、出力電圧がＶＯＬ（Ｖ）、例えば
０ （Ｖ）からＶＯＨ（Ｖ）、例えば５〔■〕に反転す
る場合の入力電圧の値をコンデンサ（２２）の一方の端
子電圧の最高値ＶＯＨ（Ｖ）と最低値ＶＯＬ（Ｖ）との
間の値ＶＯＭ、例えば３ 〔■〕とする様にしてもよく
、この様にすることで誤動作を防ぐことができる。
この様にＤＲＡＭを構成した場合、第５図Ａに示す如き
コンデンサ（２２）の一方の端子電圧の変化に対応して
第５図Ｂに示す如き矩形波信号を得ることができる。
コンデンサ（２２）の一方の端子電圧の変化に対応して
第５図Ｂに示す如き矩形波信号を得ることができる。
従って、斯かる本実施例に依れば、実際の動作温度にお
けるデータホールド時間に対応して、叩ちコンデンサ（
２２）の一方の端子電圧が所定値ＶＯＭまで下がったと
きにリフレッシュ動作をし得る様にされているので、例
えば動作温度が室温の場合は数秒間隔、動作温度が７０
℃の場合は数十ｍＳの間隔でリフレッシュ動作をし、大
幅に消費電力を低減することができるという利益がある
。例えば動作温度が室温であるにも拘らず、２ｍＳ間隔
でリフレッシュ動作する従来例に比し、この温度では消
費電力を約１／１０００にすることができるという利益
がある。
けるデータホールド時間に対応して、叩ちコンデンサ（
２２）の一方の端子電圧が所定値ＶＯＭまで下がったと
きにリフレッシュ動作をし得る様にされているので、例
えば動作温度が室温の場合は数秒間隔、動作温度が７０
℃の場合は数十ｍＳの間隔でリフレッシュ動作をし、大
幅に消費電力を低減することができるという利益がある
。例えば動作温度が室温であるにも拘らず、２ｍＳ間隔
でリフレッシュ動作する従来例に比し、この温度では消
費電力を約１／１０００にすることができるという利益
がある。
尚、本発明は上述実施例に限らず、本発明の要旨を逸脱
することなく、その他種々の構成が取り得ることは勿論
である。
することなく、その他種々の構成が取り得ることは勿論
である。
本発明に依れば、チップに設けられたモニタ装置によっ
てメモリセルのデータホールド時間を擬似的に測定する
様にされているので、極めて簡単にデータホールド時間
を測定することができるという利益がある。
てメモリセルのデータホールド時間を擬似的に測定する
様にされているので、極めて簡単にデータホールド時間
を測定することができるという利益がある。
また本発明に依れば、チップに設けられたモニタ装置が
測定するデータホールド時間によりリフレッシュ間隔を
制御する様にされているので、動作温度に応じたりフレ
ッシュ間隔でリフレッシュすることができ、消費電力を
大幅に低減することができるという利益がある。
測定するデータホールド時間によりリフレッシュ間隔を
制御する様にされているので、動作温度に応じたりフレ
ッシュ間隔でリフレッシュすることができ、消費電力を
大幅に低減することができるという利益がある。
第１図は第１の発明ＤＲＡＭの一実施例を示す路線的平
面図、第２図は第１の発明の一実施例で使用するモニタ
部の一例を示す構成図、第３図は第２図例のコンデンサ
の一方の端子電圧とシュミットトリガ回路の出力電圧と
の関係を示す波形図、第４図は第２の発明ＤＲＡＭの一
実施例の要部を示す構成図、第５図は第４図例のコンデ
ンサの一方の端子電圧とシュミットトリガ回路の出力電
圧との関係を示す波形図、第６図は従来のＤＲＡＭの路
線的平面図、第７図は第６図例のメモリアレイを構成す
るメモリセルの等価回路を示す線図、第８図は第７図例
のメモリセルの構成図である。 （１７）はモニタ部、（１８）はＰ形シリコン基板、（
１９）はメモリアレイ、（２０）は周辺回路、（２１）
はｎ−ＭＯＳ トランジスタ、（２２）はコンデンサ、
（２３）はシュミットトリガ回路、（２４）はブースト
アンプ、（２８）はリフレッシュコントローラである。
面図、第２図は第１の発明の一実施例で使用するモニタ
部の一例を示す構成図、第３図は第２図例のコンデンサ
の一方の端子電圧とシュミットトリガ回路の出力電圧と
の関係を示す波形図、第４図は第２の発明ＤＲＡＭの一
実施例の要部を示す構成図、第５図は第４図例のコンデ
ンサの一方の端子電圧とシュミットトリガ回路の出力電
圧との関係を示す波形図、第６図は従来のＤＲＡＭの路
線的平面図、第７図は第６図例のメモリアレイを構成す
るメモリセルの等価回路を示す線図、第８図は第７図例
のメモリセルの構成図である。 （１７）はモニタ部、（１８）はＰ形シリコン基板、（
１９）はメモリアレイ、（２０）は周辺回路、（２１）
はｎ−ＭＯＳ トランジスタ、（２２）はコンデンサ、
（２３）はシュミットトリガ回路、（２４）はブースト
アンプ、（２８）はリフレッシュコントローラである。
Claims (1)
- 【特許請求の範囲】 １、チップの一部にメモリセルのデータホールド時間を
擬似的に測定するモニタ部を設け、上記メモリセルのデ
ータホールド時間を擬似的に測定する様にしたことを特
徴とするダイナミックランダムアクセスメモリ。 ２、チップの一部にメモリセルのデータホールド時間を
擬似的に測定するモニタ部を設け、該モニタ部が測定す
るデータホールド時間によりリフレッシュ間隔を制御す
る様にしたことを特徴とするダイナミックランダムアク
セスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019509A JPS62177793A (ja) | 1986-01-31 | 1986-01-31 | ダイナミツクランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019509A JPS62177793A (ja) | 1986-01-31 | 1986-01-31 | ダイナミツクランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62177793A true JPS62177793A (ja) | 1987-08-04 |
Family
ID=12001332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019509A Pending JPS62177793A (ja) | 1986-01-31 | 1986-01-31 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177793A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083293A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
-
1986
- 1986-01-31 JP JP61019509A patent/JPS62177793A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083293A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI330365B (en) | Memory having variable refresh control and method therefor | |
| US7082073B2 (en) | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices | |
| JP3315293B2 (ja) | 半導体記憶装置 | |
| US5414654A (en) | Driving circuit of a ferroelectric memory device and a method for driving the same | |
| US7599208B2 (en) | Nonvolatile ferroelectric memory device and refresh method thereof | |
| JP3622304B2 (ja) | 半導体記憶装置 | |
| TWI608480B (zh) | 揮發性半導體記憶裝置、其再新控制電路及方法 | |
| US5432744A (en) | Dynamic semiconductor memory circuit | |
| JPH04344387A (ja) | 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 | |
| US5315598A (en) | Method to reduce burn-in time and inducing infant failure | |
| US20020181272A1 (en) | Semiconductor memory device | |
| US6222781B1 (en) | Semiconductor integrated circuit device capable of externally applying power supply potential to internal circuit while restricting noise | |
| KR950014250B1 (ko) | 다이내믹형 메모리 셀 및 다이내믹형 메모리 | |
| US7170798B2 (en) | Controlled substrate voltage for memory switches | |
| US20070070683A1 (en) | Random access memory including first and second voltage sources | |
| JPH0487100A (ja) | Ｄｒａｍ | |
| KR0170894B1 (ko) | 전류소모를 줄일 수 있는 셀프 리프레쉬 모드 진입방법 | |
| JPH0896597A (ja) | 半導体メモリ回路及びそのリーク電流の測定方法及び半導体基板の評価方法 | |
| JP2568507B2 (ja) | 半導体メモリ装置の検査方法 | |
| KR950008386B1 (ko) | 반도체 기억장치 | |
| KR19990013146A (ko) | 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 반도체 메모리 장치 | |
| JPS6212996A (ja) | 半導体記憶装置 | |
| JPH07296581A (ja) | 半導体記憶装置 | |
| JPH05210975A (ja) | ダイナミックｒａｍ | |
| TWI682402B (zh) | 應用於動態隨機存取記憶體的主動更新方法以及電路 |