JPS6217801A - 残留誤差自動補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＶＴＲのサーボ回路、特にサーボ回路の直流
ゲインが有限なため、制御しきれずに残るいわゆる残留
誤差を手動調整することなく自動的に補正し、サーボエ
ラーをなくすための改良に関するものである。

従来のサーボ回路は、例えば、ＶＴＲのドラム駆動サー
ボ回路においては、位相サーボ回路により、ドラムに取
付けられたパルス発生器の出力信号と基準信号とを一定
位相にすることが目的であり、この時に残留誤差は、位
相エラーとして残ることになる。この位相エラーが、そ
の他の位相エラーに関する部分、例えば、パルス発生器
の取付誤差、ＶＴＲ相互間の機械的なバラツキ、サーボ
回路部品のバラツキなどと合せて、ビデオヘッドのスイ
ッチング位置に関する規格（ＶＳＹＮＣの前７Ｈ±１・
５Ｉ−Ｉ）におさまる程度であれば、調整の必要はない
が、普通は全てのバラツキを補正する目的で手動調整さ
れている。また、もうひとつの問題点として温度変化に
対する残留誤差の影響がある。温度が低くなって０℃近
辺になると、モータ軸受は部のオイル等が固くなり、モ
ータの負荷が増加する。これは、モータのトルクが不足
することになり、位相ロックの位置が変わってサーボが
かかることになる。この結果、位相エラーが生じる。一
般には、この位相ずれが数１０Ｈ位になるため、温度補
償回路を用いて位相エラーを少なく押さえているが、部
品の選定などにも限度があり、低温状態における動作は
、大きな問題である。これも温度変化により生じる残留
誤差といえる。

ロック位相のずれにより画面の中にスイッチングポイン
トが現われ、スキューなども見えるようになり、視覚的
に欠陥がわかってしまう。

本発明はかかる従来技術の欠点を改良するためになされ
たもので、サーボ回路の残留誤差を検出し、その検出さ
れた誤差量に応じて補正量及びその補正方向を決めると
共に該補正量を積算、保持し、上記残留誤差が零となる
まで前記サーボ回路に前記補正量及び補正方向に対応し
た誤差電圧を与えるようにしたことを特徴とする。

以下まず本発明の対象とするディジタル型サーボ回路に
ついて図面を参照して説明する。

一般に、駆動モータに対してサーボをかける必要のある
機器（例えば、ＶＴＲ）において、最も普通に使用され
ている回路方式は、基準信号（或いは被制御信号）より
ランプ電圧を発生し、被制御信号（或いは基準信号）で
、その傾斜電圧をサンプリングホールドして、制御対象
モータの端子電圧とする方法である。

第１図はこのような従来のサーボ方式のブロック回路図
で、１０はモータ１２の回転を表すタコパルスを受ける
ための端子で、第２図ｇに示されるこのタコパルス即ち
被制御イ言号ＰＧ（制御対像１２より発生する信号で、
ＶＴＲの場合は回転するヘッドドラ１１に取付けられた
マグネットと固定して置かれたコイルとにより得られる
が、勿論周波数発電機ＦＧからの信号でもよい。）は波
形成形口ｆ％１４で波形成形され、次いで第」のモノマ
ルチ１６、第２のモノマルチ１−８に与えられる。

これらモノマルチ１６．１８及び後述するモノマルチ２
８は、ＰＧコイルやマグネットの取付位置を制約させな
いようまたその取付精度を厳密化させないよう更には制
御しきれないサーボの残留誤差を補正する等の目的で設
けられる。第２図すは第１のモノマルチ１６の出力波形
、第２図ｇは第２のモノマルチ１８及びランプ電圧発生
回路２０を経た後の出力波形を示す。第１図の２６は基
準信号発生回路であり、この基準信号は制御対象１２を
正しい速度あるいは一定の回転位相関係にするために必
要なもので、通常水晶発振器、ライン電源周波数源等よ
りなってもよい。第２図ｇはこの基準信号として例えば
■同期波形を示す。

２８は上述したモノマルチ、３０はサンプリングパルス
発生回路でそれぞれの出力波形は第２図ｇ及びｆに示さ
れている。サンプリングパルス発生回路３０からのサン
プリングパルス回路部分３２で第２図ｇ及びｆに示すよ
うにランプ電圧発生回路２０のランプ部分をサンプリン
グする。第２図ｇは被サンプリング電圧がホールド回路
２２及びモータ駆動増幅器２４を介してモータ１２に与
えられる際のモータ電圧を示す。付与電圧Ｅ□、Ｅ２と
の差電圧レベル八Ｅはサーボ誤差電圧を示す。

以上のようなランプ電圧をサンプリングして誤差を発生
するサーボ方式に対してディジタル型の誤差検出器があ
る。このディジタル型誤差検出器の構成方法には、幾つ
かの方法が考えられ、すでに知られているものもある。

このディジタル型誤差検出器の原理を第３図のタイミン
グチャートに関連して以下に説明する被制御信号たるＰ
Ｇ信号（第３図ｇ）と基準信号たるＶ同期信号との間の
時間間隔（第３図ｇの１″の期間）をある一定値に保つ
のがサーボの目的であるから、ディジタル型においては
この時間間隔Ｔを十分に速いクロックでカウントし、そ
のカウント結果により目的数に対して小さいか大きいか
の判定を行う。第３図においては時間間隔Ｔの間で第３
図ｇの如くカウンタクロックを発生させ、このクロック
数をＮビットからなるカウンタがカウントする。第３図
でｅはカウンタ第１ビツト目出力（即ち、最下位ビット
出力）ｃＴ２ｔ　ｇはカウンタＮビット目出力ＣＴＮを
示す。第３図ｇの１”の終了時つまり■同期エツジがき
た時のカウンタの最上位ビットＣＴＮは第３図ｇのよう
に■、■、■のいずれか１つの状態になっているはずで
あり、■はＴの間隔の開きすぎ、■は最適間隔、■はＴ
の間隔が狭すぎの状態を示す。これは目的の時間間隔Ｔ
になった時に丁度カウンタが一巡して全て７１０　ＩＴ
となるようにクロックの周波数若しくはカウンタの段数
を選んだ結果である。従って、第１図及び第２図に関連
したアナログ方式ではサーボ誤差が直接電圧値として得
られるが、ディジタル方式においてはサーボ誤差はカウ
ンタの値としてディジタル値で与えられる。故に、ディ
ジタル値で与えられるサーボ誤差はモータに与えられる
前に何らがの態様でアナログ電圧に変換される必要があ
る。

このようなアナログ電圧に変換する態様としてはＤＡ変
換器を使用する方法とＰＷＭ（パルス幅変調）を行う方
法とがある。後者の方法は、上述したアナログ方式でラ
ンプ電圧の中央をサンプリングする時すなわちＰＧとＶ
同期の位相関係が最適状態の時、ＰＷＭ（７）”ｉ”　
及びＩＩ　ＯＩＴ　（７）比即ちデユーティを５０：５
０即ち１とするもので、フィルタを通って直流電圧化さ
れた後はアナログ方式と同じ値になるように設計する。

そして、ディジタル値で得られた誤差によりこのＰＷＭ
“１”。

Ｏ”の比を可変してやれば、アナログ方式と全く等価な
機能を行わせることができる。この時に、ＰＷＭの繰返
し周期は直流電圧化のためのフィルタによる位相遅れを
誤差の発生する周波数に対して無視できる位の値に選ば
れなければならない。

このようなＰＷＭ方式のディジタル型誤差検出器よりな
るサーボ回路は基本的には全て論理回路で実現できるた
め、 １）高精度の制御が達成できる。

２）部分のバラツキによる調整を回避できる。

３）温度及び経時変化がない。

４）高集積化が可能である。

等の利点を有するが、この反面クロックの周波数に基因
する量子化誤差が必ず発生し、結果としてサーボに対し
てはエラー要素となるのでそれが影響しないような設計
をしなければならない。

このような要請を満足するディジタル型の誤差検出器を
有するサーボ回路、特にＶＴＲの回転ヘッドドラムサー
ボ用として改良された本発明の対象するサーボ回路を次
に説明するが、これに先立ち、ドラムサーボ本来の役割
について説明する。

ＤＣモータを使用してＶＴＲのドラムサーボを構成する
場合、ドラムのビデオヘッドの位置を特定の基準信号と
一定の位相関係を持たせる位相サーボが中心となる。ま
た、当然のことながら、位相が合うためには速度が一致
している必要があり、同時に速度サーボも必要である。

つまりＶＴＲにおいては、速度サーボループは位相サー
ボをかけるための必要条件的役割とも考えられる。また
、位相ロックする際の位相サーボループからの速度可変
に対して大きく速度がずれないように制御し、引き込み
を早くするダンピングとしての役割も持つ。基本的に定
速性が期待できるＡＣモータを使用した場合、この速度
ループは不要である。第４図にこの位相サーボのタイミ
ングチャートを示す。

第４図ａはビデオヘッドの位置を示すＰＧ、第４図すは
基準信号であって、例えば記録信号のＶ同一８＝ 期信号、再生ＣＴＬ同期信号、３０Ｈｚのクリスタル周
波数源等の基準信号であってもよい。位相サーボはＰＧ
倍信号と基準信号すの位相のφを一定位相に維持する。

勿論この時の基準信号はＶＴＲの録再モードのそれぞれ
で異なるし、トラッキングをドラムで行うかまたキャプ
スタン送りで行うかによっても変わってくる。しかしな
がら第４図の位相φを一定に維持する原則は同じである
。

第５図及び６図は上述した原理に従って構成されたＶＴ
Ｒのドラムサーボの回路図で、特に第５図は速度サーボ
部分、第６図は位相サーボ部分を示す。端子５０及び５
２に与えられるＰＧＡ及びＰＧＢ信号は回転ヘッドドラ
ムに等間隔で取伺けられた例えば６個のポールピースと
協動するほぼ１８６離れたピックアップ・コイルからの
２つの回転速度タコパルス情報である。従ってＰＧＡ及
びＰＧＢ信号は回転ヘッドドラム１回転当りそれぞれ６
個のタコパルスとして生じる。ＰＧＡはＰＧＢに対して
先行するように構成されている。それぞれのＰＧ倍信号
増幅器５１．５３によって増幅され、増幅されたＰＧＡ
信号は速度サーボ用遅延回路５４によって所定量遅延さ
れ、フリップフロップ５６のセット入力に与えられ、−
力増幅されたＰＣＢ信号はフリップフロップ５６のリセ
ット入力に直接与えられる。この遅延回路５４は、ＰＧ
Ａ及びＰＧＢ信号間の時間長をカウンタで計数しそのカ
ウント値をモータに与える速度指令電圧に対応させる際
に、このカウント操作及び構成の簡便化のためのもので
あるため必ずしも必要なものではない。

一方、縦続接続したフリップフロップ５８゜６０が設け
られている。フリップフロップ５８のセット入力は増幅
されたＰＧＢ信号を受け、フリップフロップ６０のセッ
ト入力はフリップフロップ５８の出力を受ける。フリッ
プフロップ６０の出力ＦＦ、、はこれら２つのフリップ
プロップ５８゜６０のリセット入力となる。フリップフ
ロップ６０のクロック入力ＣＰには後述するタイミング
信号Ｔｉがクロック発生カウンタ６２の出力ライン６”
２　ａから与えられる。

このカウンタ６２ａは例えば３・５８ＭＨｚのクリスタ
ル６４を有し、４つの異なった周波数のタイミングクロ
ック信号を発生する。ライン６２ｂは３・５８ＭＨｚの
クロック×Ｏを発生し、　ライン６２ｃは※Ｏ／４の周
波数（８９５ＫＨｚ）のクロック×１を発生し、ライン
６２ｄ　　は＊Ｏ／３２の周波数（１１２ＫＨｚ）のク
ロック※２を発生する。

出力ライン６２ｂのクロック×０は例えば１０ビツト構
成（１０２４進）のカウンタ６６のクロック入力ＣＰと
して与えられる。このカウンタの最大ビット位置あるい
はカウンタが０に戻るタイミングを示すＭＳＤ信号は図
示したように立ち下がりビットとして微分回路６８に与
えられ、次いでフリップフロップ７０のリセットパルス
となる。一方、出力ライン６２ａのタイミングパルスＴ
ｉはフリップフロップ７６のセット入力となる。フリッ
ププロップ７０の出力であるＦＦ２はＰＷＭ出力であり
、この周期はＴｉクロックによって決定され、リセット
パルス、すなわちＭＳＤ信号はＦＦ２のデユーティ比、
従ってモータ７６への付勢電力レベルを決定する。

フリップフロップ７０のＰＷＭ出力ＦＦ２は積分器７２
で直流化され、次いでモータ駆動増幅器７４で電力増幅
される。

バッファカウンタ６６は後述する態様でリセットされ、
このリセットするタイミングはＰＷＭ用のブリップフロ
ップ７０のリセット信号のタイミングを変え、従ってモ
ータ付勢電力レベルを変更する。

バッファカウンタ６６のリセットのタイミングは速度検
出カウンタ７８のＭＳＤ出力によって決定される。この
カウンタ７８も上述したバッファカウンタ６６と同様１
０２４進のカウンタであってもよい。このカウンタ７８
は、ＡＮＤゲート８２でＦＦ１出力によってストローブ
した＊１クロックとＡＮＤゲート８４でＦＦ、。出力に
よって゛ストローブした×０クロックとＡＮＤゲート８
６で後述する位相サーボ部分からのＭＦＤ出力によって
ストローブした×ｌクロックとをＯＲゲート８８を介し
てクロック入力ＣＰで受ける。また、リセット信号とし
ては増幅されたＰＧＡ信号をＰＧＡ増幅器からＰＧＡ’
信号として受ける。カウンタ７８のＭＳＤ立ち下がり出
力は微分回路９０で微分され、次いでＡＮＤゲート８０
でＦＦｉ。出力と同期され、その後バッファカウンタ６
６にリセット入力として与えられる。

第６図は位相サーボ回路部分を示し、その出力はＭＦＤ
信号としそ第５図の速度回路部分にＡＮＤゲート８６の
ＭＦＤ入ｊとして与えられる。端子１００には回転ヘッ
ドドラムに固着したポールピースに関連したピックアッ
プ・コイルからの回転ヘッドドラムの回転位相を表すタ
コパルスＰＧＣが与えられ、一方、端子１０２には位相
基準たる基準パルスが与えられる。端子１００のＰＧＣ
信号は増幅器１０４及び遅延回路１０６を介しでフリッ
プフロップ１０８のセット入力に接続され。

一方、端子１０２の位相基準パルスはリセット入力に与
えられる。即ち、ブリップフロップ１０８の出力は基準
位相に対する回転ヘッドドラムの位相差（固定遅延を含
ん辷）を示す。このフリツプフロップ出力はＡＮＤゲー
ト１１０に×２クロックのストローブ信号として与える
。

一方、速度制御ループのＦＦ１ｏ出力と同様に同期信号
ＦＦ２１を与える２つの縦続接続したフリップフロップ
１１２，１１４が設けられている。第１のフリッププロ
ップ１１２のセット入力が位相基準パルスを受けること
を除き、この回路構成は速度ループの上述したフリップ
プロップ５８゜６０の回路構成と同じである。

フリッププロップ１１４のＦＦ２１出力はＡＮＤゲート
１１６において×０クロックのストローブ信号として働
く。ＡＮＤゲート１１０，１１６の出力はＯＲゲート１
１８を介して位相誤差検出カウンタ１２０のクロック入
力として与えられる。

このカウンタ１２０は例えば２５６進カウンタであり、
増幅されたＰＧＣ信号即ち増幅器１０４の出力ＰＧＣ’
　によってリセットされる。カウンタ１２０の立ち下が
りエツジの形のＭＳＤ出力は微分回路１２２を介してＡ
ＮＤゲート１２４においてＦＦ２□出力と同期せしめら
れ、次いで位相ループ用バッファカウンタ１２６のりセ
ラ１−人力に与えられる。

カウンタ１２６は例えば２５６進カウンタであり、ＡＮ
Ｄゲート１２８において後述するシフト信号Ｔ　ＳＦＴ
でス１−ローブされた※１クロックとＡＮＤゲート１３
０でＦ　Ｆ２１信号でストローブされた×Ｏクロックを
ＯＲゲート１３２を介してクロック入力で受ける。カウ
ンタ１２６のＭＳＤ立ち下がりエツジは微分回路１−３
４で微分され、この出力パルスはフリップフロップ１３
６のリセット入力に与えられる。フリップフロップ１３
６のセット入力はＰＧＡ’信号を受け、この出力は速度
ループに与えられるＭＦＤ信号を与える。

上述したＴ　ＳＦＴ信号はフリップフロップ１４０、Ａ
ＮＤゲート１４４、例えば２５６進のカウンタ１４２よ
りなる回路によって得られる。フリップフロップ１４０
はそのセット入力にはＰＧＡ’信号が与えられ、リセッ
ト入力にはカウンタ１４芝の２５６進のカウント値にな
ったことを表す信号が与えられる。フリップフロップ１
４０のＱ出力はＴ　ＳＰＴ信号を出力し、ζ出力はカウ
ンタ１４２をリセットする信号を与える。カウンタ１４
２はそのクロック入力にＴ　ＳＦＴ信号でストローブし
た×１クロックを受ける。

第７図は第５図及び第６図の速度及び位相ルー゛　　　
　プよりなるディジタルサーボの動作を説明するための
波形図であり、（ａ）は端子１００に与えられるＰＧＣ
信号、（ｂ）は端子５０に与えられるＰＧＡ信号、（ｃ
）は端子５２に与えられるＰＧＢ信号、（ｄ）は端子１
０２に与えられる位相基準信号（例えば１／２に分周し
たＶ同期信号）である。ＰＧＣ信号はドラム１回転に１
つ生じ、従ってＰＧＣパルス間はドラム１回転の時間を
さす。また、ドラム１回転期間即ちＰＧＣパルスにはそ
れぞれ６つのＰＧＡ及びＰＧＢパルスが存在する。

（ｅ）図は位相ループの動作波形を示し、（ｅ　−１）
は遅延回路１０６の出力でＰＧＣパルスの位置で立ち上
がり、所定量の遅延の後に立ち下がる。

（ｅ　−２）はフリップフロップ１０８の出力波形を示
す。即ち、（ｅ−１）の遅延回路出力の立ち下がりで立
ち上がり、（ｄ）のＶ同期信号位置で立ち下がる。（ｅ
−３）はフリップフロップ１１２の出力波形を示す。こ
れはＶ同期信号位置で立ち上がり、タイミング信号Ｔｉ
の到来で立ち下がる。（ｅ　−４）はフリップフロップ
１１４の出力ＦＦ２□の波形を示し、フリッププロップ
１１２のリセットの時定でセットされ次のＴｉタイミン
グパルスの到来でリセットされる。従って、端子１００
のＰＧＣパルスと端子１０２の位相基準パルスとの位相
差に関連した位相誤差つまりフリッププロップ１０８の
パルス期間（ｅ　−２）は×２クロックに関連づけられ
て最初カウンタ１２０でカウントされ、次いでＦＦ２□
のパルス期間に×０クロックをカウントしてＭＳＤ出力
を生じる。つまり、位相誤差量が大きければそれだけフ
リップフロップ１０８の出力期間は長くなり、＊２カウ
ント量も多くなるため、ＦＦ２□期間（Ｔｉの周期）で
の×０カウント量は少になり、このためカウンタ１２０
のＭＳＤ出力のタイミングは早くなる。ＡＮＤゲート１
２４はＭＳＤ微分パルスが常にＦＦ２□の期間内に生じ
ることを補償するように働く。従って、位相ループ用バ
ッファカウンタ１２６は位相誤差の大きさに応じてリセ
ットタイミングが変化せしめられる。位相誤差検出カウ
ンタ１２０は各ＰＧＣ信号のタイミングつまりヘッドの
各回転につき１度の割合でリセットされ、従って位相ル
ープ用バッファカウンタ１２６は位相誤差情報即ちＭＦ
Ｄ信号をヘッドの各回転当り６回の割合で速度ループに
導入する必要がある。この目的のため、バッファカウン
タ１２６のクロック入力の制御用にＴ　ＳＦＴ信号が使
用される。第７図の（ｆ−４）はこのＴ　ＳＦＴ信号の
波形を示す。このＴ　ＳＦＴパルスは各ＰＧＡパルスの
到来により生じ、Ｔ、ＳＦＴパルスの期間にバッファカ
ウンタ１２６が１回転することが必要である。即ち、バ
ッファカウンタ１２６は測定した位相誤差を６回保持す
るようにされる。

バッファカウンタ１２６のＭＳＤ出力は位相誤差検出カ
ウンタ１２０の出力に関連した誤差情報を６回継続した
形でフリップフロップ１３６のリセット入力に供給され
る。故に、フリップフロップ１３６のＭＦＤ出力はＰＧ
Ａ信号の到来でオンになり、位相誤差を表す立ち下がり
タイミングを持つことになる。

第７図の（ｆ　−１）は第５図の速度ループけのＰＧＡ
信号の遅延回路５４の出力を示し、（ｆ　−２）はブリ
ップフロップ５６の出力ＦＦ１を示し、（ｆ−３）はＭ
ＦＤ信号を示す。また、第８図は第７図でｇの信号時間
位置を拡大して他の信号をも含ませて示した波形図であ
る。

第８図（ａ）はＰＧＡ信号、（ｂ）はＰＧＢ信号、（Ｃ
）はＰＧＡ信号に応じて立ち上がり、所定の固有の時間
の後に立ち下がる遅延回路５４の出力、（ｄ）はこの立
ち下がりに応じてセットされかつＰＧＢ信号に応じてリ
セットされるフリップフロップ５６の出力ＦＦ１である
。（ｅ）は位相ループからのＭＦＤ信号でありＰＧＡ信
号により立ち上がり位相誤差を表す期間を有している。

ＰＧＡ’信号によりリセットされる速度検出カウンタ７
８はこのＭＦＤ信号期間の間×１クロックをカウントす
る。即ち、位相項はカウンタ７８のカウント値の初期値
を変えることによって速度ループ中に導入される。（ｆ
）はＴ　ＳＦＴ信号を示し、これは同様ＰＧＡ信号に応
じて立ち上がり所定の長さ即ち上述したように位相ルー
プ用バッファカウンタ１２６が６回転する目的のために
使用される。

速度検出用カウンタ７８は、また信号ＦＦ□の期間の間
×１クロックをカウントする。上述したようにＦＦ１の
期間は速度項を表している。従って速度検出カウンタ７
８はＦ　Ｆｌ、信号の立ち下がり位置で位相及び速度項
を対応した個数のクロックをカウントしたことになる。

第８図（ｇ）はＰＷＭの周期を定めるＴｉ信号を示し、
（ｈ）はＰＷＭ出力発生用のフリップフロップ７０の出
力であるＦＦ、を示す。ＦＦ、はＴｉタイミングパルス
の位置で立ち上がり位相及び速度項の大きさに応じた期
間の終了で立ち下がる。

（ｈ）はフリップフロップ５８の出力ＦＦ３で、これは
ＰＧＢパルスの到来で立ち上がり、次に時間的に続＜Ｔ
ｉタイミングパルスの生起で立ち下がる。第８図（ｉ）
はＦＦ、の立ち下がりに応じて立ち上がりかつ次のＴｉ
タイミングパルスに応じて立ち下がるＦＦ１ｏ信号を示
す。このＦＦ、。信号はＡＮＤゲート８４に与えられ、
クロック※ＯをストローブしてＯＲゲート８８を介して
速度検出用カウンタ７８のクロック入力に※Ｏクロック
を供給する。ＦＦｌｏ期間の途中×０クロックの供給で
カウンタ７８がフルアップし、それによりカウンタ７８
がＭＳＤ立ち下がりエツジを出力すると、これは速度ル
ープ用バッファカウンタ６６をリセットする。これはこ
のバッファカウンタ６６のＭＳ、Ｄエツジを生じさせこ
れによりＦＦ２信号の立ち下がり位置（矢示位置）のタ
イミングを決定させる。以後のＦＦ２の立ち下がり位置
は次のリセットパルスの到来までバッファカウンタの立
ち下がりに従うことになる。

以上のようにして構成されたディジタル型サーボ回路に
おいて、本発明は自動的に位相ロック位置を調整しよう
とするもので、第９図にブロックダイアグラムを、第１
０図にそのタイミングチャートを示す。

同図において基準信号Ｓ（端子１０２の位相基準パルス
）がきた時、即ち、位相検出時間が終了した時に、位相
検出カウンタ１２０の内容を見て、補正する量を決定し
、移動量カウンタ１４５にセットする。つまり、基準信
号の立ち上がりと、位相検出カウンタ１２０の最上位ビ
ットの立ち上がりとが一致すれば、残留誤差はない。

この位相エラーの大きさに従って、どれ位補正をしてい
くかを移動量カウンタ１４５が記憶する。

又、同時に、残留誤差がどっちの方向にあるかを移動方
向フリップフロップ１４６に移し、移し時間Ｔ工にその
移動量を補正カウンタ１４７に加減算する。そうして移
し時間Ｔ２に、位相検出カウンタ１２０の計数結果（位
相情報）と補正カウンタ１４７の内容（残留誤差情報）
とを加減算して、第５図の速度ループへのフィードバッ
ク情報ＭＦＤとする。この時、補正カウンタ１４７は補
正すべき残留誤差の内容を記憶しており、電源がオフさ
れないかぎり保持されるから、一度、電源オン時に残留
誤差補正を行うと、その後は、位相エラーなしの位相ロ
ック情報に瞬時に入り得る。

仮りに位相ロックがかかった状態においても、基準信号
と位相検出カウンタ１２０の最上位ビットの」二がりと
が一致するまでは、補正カウンタ１４７からまだエラー
があるとの情報が速度ループへ与えられる訳である。従
って温度変化等でモータの負荷が変化し、ロック位相が
ずれたとしても、本発明によれば、必ずそのずれを１１
０”とし得る。急激な位相ずれに対しては、これは第６
図の位相サーボそのものの範囲であり、時間の経過と共
に変動するいわゆる直流ゲインに関する部分が改良され
、結果として直流ゲインを無限大にしたような動作が期
待できる。なお第９図で１４８〜］５０はグー１〜手段
である。

第１１図は本発明の具体的な実施例を示し、第６図に示
された回路を基本に変形されている。従って極力第６図
と同じ回路要素には同じ番号を与えている点に留意され
たい。

本発明部分は第６図のモノマルチ１０６とフリップフロ
ップ１０８の間に可変遅延回路（第１１図の場合には残
留誤差補正カウンタ１４７が相当）が挿入されるので、
第１１図におけるモノマルチの時定数は第６図のそれに
比べて半分になされており、残りの半分の時間は残留誤
差補正カウンタが受は持つことになる。

ＶＴＲ自身に初めて通電する場合、未だサーボループが
安定していないのでカウンタ１４７には常に設計中心値
がプリセットされるように構成されている。即ち、スイ
ッチ２００は電源スィッチで、スイッチ２００が操作さ
れてからモノマルチ２０２で定められた時間の後に自動
補正ループが働く。そのためスイッチ２００の出力とモ
ノマルチ２０２の出力とがアンド回路２０４を介してＤ
型フリップフロップ２０６に与えられている。一方、こ
のＤ型フリップフロップ２０６の出力は続いてＤ型フリ
ップフロップ２０８のデータ端子に加えられており、夫
々のブリップフロップ２０６゜２０８のクロック端子に
はＰＧＣ’パルスが与えられている。フリップフロップ
２０６及び２０８の出力を夫々ＦＸ工、ＦＸ、と名付け
ると、出力ＦＸｌ及びＦＸ、は夫々ＰＧＣ’パルスに同
期することになる。この部分の様子は第１２図の波形図
から明らかになる。

第１２図において、ＡはＰＧＣ’パルス、Ｂはスイッチ
２００の出力、Ｃはモノマルチ２０２の出力、Ｄはアン
ド回路２０４の出力、Ｅ、Ｆは夫々前記出力ＦＸ□、Ｆ
Ｘ２を示す。又、ブリップフロップ２０６の否定出力即
ちＦＸ、信号がアンド回路２１０にてＰＧＣ’パルスを
ゲートしており、略モノマルチ２０２が立ち上がるまで
、即ちサーボの不安定区間はＰＧＣ’パルスによって補
正カウンタが、設計中心値の（１０００００００）にプ
リセットロードされている。一方、モノマルチ１０６の
出力は２つのＤ型フリップフロップ２１２及び２１４と
カウンタ２１６により所定の時間を作っている。カウン
タ２１６はフリップフロップ２１４の出力、即ちＴＪＳ
Ｔ信号の立ち上がりよりアンド回路２１８で、×２クロ
ックをストローブして数え、ブリップフロップ２１４を
リセットする。又、カウンタ２１６のキャリー出力の１
ビット手前の時間を作るためにデコーダ２２０が設けら
れ、又、１ビツトあとの時間を作るためにモノマルチ２
２２が設けられている。

この様子は、第１３図の波形図で明らかになる。

即ち、第１３図ＡはＰＧＣ’パルス、Ｂはモノマルチ１
０６の出力、ＣはＴＪＳＴ信号、ＤはＴＥＮＤ信号、そ
してＥはＴＮＸＴ信号を示す。ＴＪＳＴ、ＴＥＮＤ及び
ＴＮＸＴの各信号は全て×２クロックに同期しており、
又、ＴＥＮＤ信号、ＴＮＸＴ信号は夫々＊２クロックの
１クロック分の幅を示す。残留誤差がない時には、誤差
補正カウンタ１４７のＭＳＤは第１３図で示すように×
２クロックを数えて丁度パルスＴＪＳＴの中心で立ち下
がり微分回路２２４を介してフリップフロップ１０８を
トリガーすることになる。

又、残留誤差の検出は、位相検出カウンタの状態を見る
ことによって検出される。即ち、フリッププロップ１０
８の立ち下がり（リセット）タイミングにおけるカウン
タ１２０の内容を夫々Ｄ型フリップフロップ２２６，２
２８にラッチする。

フリップフロップ２２６には１３０以上、フリップフロ
ップ２２８には１２６以下の場合に夫々デコーダ１５１
より１”レベルの出力が出てラッチするように構成され
ている。カウンタ１２０の内容が１２７〜１２９の場合
には残留誤差がないものとして誤差補正は行わない。フ
リップフロップ２２６の出力はカウンタ１４７のカラン
１ヘクロツクを１つ増やすことを意味し、フリップフロ
ップ２２８の出力はカウンタ１４７のカウントクロック
を１つ減らすことを意味する。夫々の信号はアンドゲー
ト２３０及びナントゲート２３２に供給される。ナント
ゲート２３２の出力はＴＪ　ＳＴ倍信号共にアンド回路
２３４に供給され、アンド回路２３４の出力はオア回路
２３６、アンド回路２３８を介して×２クロックをカウ
ンタ１４７に与える。かくして、誤差検出カウンタ１２
０は常に設定中心に追い込まれるようにループが働き、
その分だけ誤差補正カウンタ１４７が設計中心よりずれ
ることになる。

又１以上の説明では誤差補正カウンタ１４７の動作は設
計中心より１ビツトずつ行うようにしであるが、計測開
始時には残留誤差が大きくずれていることもあり、その
場合には、ＦＸ、・ＦＸ、で定義される時間に１度に先
ず検出カウンタ１２０での誤差分を補正カウンタ１４７
に与えれば追従を早くすることができる。

【図面の簡単な説明】

第１図は従来方式のサーボ回路を示す概略ブロック図、
第２図は第１図の回路の動作波形図、第３図は一般的な
ディジタル型誤差検出器の動作を説明するための波形図
、第４図は本発明の対象とする・位相サーボの説明図、
第５及び第６図は本発明の対象とするディジタルサーボ
回路のブロック図、第７図及び第８図はその動作波形図
、第９図は本発明の基本的構成を示すブロック図、第１
０図はその動作説明用波形図、第１１図は本発明の一実
施例を示すブロック図、第１２図及び第１３図はその一
部の動作説明用波形図である。 図で６６は速度ループ用バッファカウンタ、７０はＰＷ
Ｍ発生用ブリップフロップ、１２０は位相検出力ウンタ
、１４７は残留誤差補正用カウンタ。 特許出願人　　　ソニー株式会社 （５ｂ

Claims (1)

【特許請求の範囲】
1. 基準信号と回転体の回転に伴って得られる被制御信号と
   の位相差情報を保持する記憶手段と、該記憶手段の出力
   に従って上記被制御信号の位相を上記基準信号の位相に
   対し一定の関係になるように上記回転体の回転を制御す
   るサーボ回路において、上記記憶手段の内容よりサーボ
   残留誤差を検出し、補正量及びその補正方向を決定する
   サーボ残留誤差検出手段と、該サーボ残留誤差検出手段
   の出力に従って上記の基準信号もしくは上記の被制御信
   号の位相を電気的に補正する可変位相制御手段とを有す
   る回転サーボ回路における残留誤差自動補正回路。