JPS62178084A - 文字多重放送受信機 - Google Patents
文字多重放送受信機Info
- Publication number
- JPS62178084A JPS62178084A JP61017796A JP1779686A JPS62178084A JP S62178084 A JPS62178084 A JP S62178084A JP 61017796 A JP61017796 A JP 61017796A JP 1779686 A JP1779686 A JP 1779686A JP S62178084 A JPS62178084 A JP S62178084A
- Authority
- JP
- Japan
- Prior art keywords
- display
- memory
- data
- initial value
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Systems (AREA)
- Image Generation (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、文字多重放送受信機の表示メモリーの初期化
回路に関するものである。
回路に関するものである。
（従来の技術）
従来、テレビ電波の垂直帰線期間に文字や図形からなる
画像情報をデジタル信号の形で重畳して伝送する文字多
重放送サービスが行なわれている。
画像情報をデジタル信号の形で重畳して伝送する文字多
重放送サービスが行なわれている。
文字多重放送デコーダは垂直帰線期１ｕｌｌに重畳され
た信号を抜きとり、復号して、表示すべき文字。
た信号を抜きとり、復号して、表示すべき文字。
図形を表示メモリーに一両面分を書き込み、それを決っ
た時間ごとに、読み出しアドレスにしたがって読み出し
、パターンデータと、前景色、背景色、アトリビュート
データとを合成して、文字放送画面を画成している。復
号処理にはマイクロコンピュータが使用されている。表
示メモリーは読み出しと書き込みが必要なため、マイク
ロコンピュータがメモリーをアクセスする期間と読み出
しアドレス発生回路よりのアドレスにしたがって読み出
す期間に時分割し、書き込み、読み出しを行なうサイク
ルスチルによる方法を行なっている文。
た時間ごとに、読み出しアドレスにしたがって読み出し
、パターンデータと、前景色、背景色、アトリビュート
データとを合成して、文字放送画面を画成している。復
号処理にはマイクロコンピュータが使用されている。表
示メモリーは読み出しと書き込みが必要なため、マイク
ロコンピュータがメモリーをアクセスする期間と読み出
しアドレス発生回路よりのアドレスにしたがって読み出
す期間に時分割し、書き込み、読み出しを行なうサイク
ルスチルによる方法を行なっている文。
字多重放送受信機が多い。視聴者のキー操作により選抜
された番組を順次送られてくるパケットより識別して復
号するにあたり、表示メモリーを初期化することが必要
である。従来この初期化はマイクロコンピュータが、初
期データを表示メモリーに書き込んで行なっていた。
された番組を順次送られてくるパケットより識別して復
号するにあたり、表示メモリーを初期化することが必要
である。従来この初期化はマイクロコンピュータが、初
期データを表示メモリーに書き込んで行なっていた。
（発明が解決しようとする問題点）
」二記構成においては、マイクロコンピュータが初期デ
ータを表示メモリーに書き込んでメモリーを初期化する
場合、初期化を完了するまでに、マイクロコンピュータ
がデータの取込等化の仕事をする必要があって、長い時
間を要する欠点があった。
ータを表示メモリーに書き込んでメモリーを初期化する
場合、初期化を完了するまでに、マイクロコンピュータ
がデータの取込等化の仕事をする必要があって、長い時
間を要する欠点があった。
本発明の目的は、従来の欠点を解消し、マイクロコンピ
ュータによって表示メモリーに初期値データを書き込む
ことなく、表示メモリーを初期化でき、視聴者のキー操
作によって番組が選択されたのちに、表示画面に短時間
に提示できる文字多重放送受信機を提供することである
。
ュータによって表示メモリーに初期値データを書き込む
ことなく、表示メモリーを初期化でき、視聴者のキー操
作によって番組が選択されたのちに、表示画面に短時間
に提示できる文字多重放送受信機を提供することである
。
（問題点を解決するための手段）
本発明の文字多重放送受信機は、表示画素単位のパター
ン情報を記憶するパターンメモリと、着色ブロックごと
の前景色、背景色、およびフラッシング、コンシールの
７１−リビュートを記憶するカラーメモリーの表示メモ
リーを備えてなる文字多重放送デコーダにおいて、それ
らメモリーを初期化制御するための制御レジスタと、パ
ターンメモリー、前景色、背景色、アトリビュートの初
期値データを保持するレジスタ群を具備し、制御レジス
タの出力で、通常読み出し状態にある、前記パターンメ
モリーおよびカラーメモリーを書き込み状態になし、初
期値データを保持するレジスタ群の初期値データを読み
出しアドレスにしたがってパターンメモリーとカラーメ
モリーに書き込んでこれらメモリーを初期化する初期化
回路を具備したものである。
ン情報を記憶するパターンメモリと、着色ブロックごと
の前景色、背景色、およびフラッシング、コンシールの
７１−リビュートを記憶するカラーメモリーの表示メモ
リーを備えてなる文字多重放送デコーダにおいて、それ
らメモリーを初期化制御するための制御レジスタと、パ
ターンメモリー、前景色、背景色、アトリビュートの初
期値データを保持するレジスタ群を具備し、制御レジス
タの出力で、通常読み出し状態にある、前記パターンメ
モリーおよびカラーメモリーを書き込み状態になし、初
期値データを保持するレジスタ群の初期値データを読み
出しアドレスにしたがってパターンメモリーとカラーメ
モリーに書き込んでこれらメモリーを初期化する初期化
回路を具備したものである。
（作 用）
本発明の構成により、マイクロコンピュータによって表
示メモリーに初期値データを書き込むことなく、表示メ
モリーを初期化することができ、視聴者のキー操作によ
って番組が選択されると。
示メモリーに初期値データを書き込むことなく、表示メ
モリーを初期化することができ、視聴者のキー操作によ
って番組が選択されると。
短時間に表示を提示することができる。
（実施例）
本発明の一実施例を第１図ないし第３図に基づいて説明
する。
する。
第１図は本発明の文字多重放送受信機の表示メモリーの
初期化回路図である。同図において、表示期間分離回路
１は表示用の水平同期信号Ｈと表示クロックＤＣＫｏが
入力されており、表示ブロックを分周することによって
、表示メモリーをマイクロコンピュータがアクセスする
ことのできる期間（以降Ｃ’ＰＵ期間と呼ぶ）と表示す
る期間（以後表示期間と呼ぶ）とを時分割する。表示ア
ドレス発生回路２は垂直同期信号Ｖと水平同期信号Ｈお
よび表示期間分離回路１よりの信号で表示メモリーへ表
示期間に与えるアドレスを発生する。
初期化回路図である。同図において、表示期間分離回路
１は表示用の水平同期信号Ｈと表示クロックＤＣＫｏが
入力されており、表示ブロックを分周することによって
、表示メモリーをマイクロコンピュータがアクセスする
ことのできる期間（以降Ｃ’ＰＵ期間と呼ぶ）と表示す
る期間（以後表示期間と呼ぶ）とを時分割する。表示ア
ドレス発生回路２は垂直同期信号Ｖと水平同期信号Ｈお
よび表示期間分離回路１よりの信号で表示メモリーへ表
示期間に与えるアドレスを発生する。
ア１くレス切換回路３はマイクロコンピュータへ接続さ
れたアドレスバスＡと表示アドレス発生回路よりのアド
レスバスＡ′をＣＰＵ期間はＡに、表示期間はＡ′に切
換えて、表示メモリー４，５ヘアドレスＶＡとして切換
接続する。データ切換回路６はマイクロコンピュータへ
接続されたデータバスと初期値データレジスタからのデ
ータバスを切換えて表示メモリー４，５ヘデータバスＶ
Ｄｏ。
れたアドレスバスＡと表示アドレス発生回路よりのアド
レスバスＡ′をＣＰＵ期間はＡに、表示期間はＡ′に切
換えて、表示メモリー４，５ヘアドレスＶＡとして切換
接続する。データ切換回路６はマイクロコンピュータへ
接続されたデータバスと初期値データレジスタからのデ
ータバスを切換えて表示メモリー４，５ヘデータバスＶ
Ｄｏ。
ｖＤｌとして切換接続する。初期値データレジスタ群７
は表示メモリー４，５の初期化データを保持するための
ものであり、マイクロコンピュータによって初期化デー
タがセットされる。これらはパターンデータ、前景色、
背景色、データーアトリビュート用の４種からなってい
る。８は初期化制御レジスタで、マイクロコンピュータ
によってデータがセラＩ・されている。初期化制御レジ
スタ８の出力ＥＲＣはデータ切換回路６と表示メモリ制
御回路９へ接続されている。表示メモリ制御回路９は表
示メモリー４，５のチップイネーブル信号ＧＥ□、ＣＥ
２とアウトプットイネーブル信号ＯＥ、ライトイネーブ
ル信号ＷＥを、ＣＩ） Ｕ期間にはマイクロコンピュー
タよりのＲ／Ｗ信号とアドレスにより、表示期間は表示
期間分離回路１よりの信号ＸＡ、、ＸＡ１によって発生
させる。
は表示メモリー４，５の初期化データを保持するための
ものであり、マイクロコンピュータによって初期化デー
タがセットされる。これらはパターンデータ、前景色、
背景色、データーアトリビュート用の４種からなってい
る。８は初期化制御レジスタで、マイクロコンピュータ
によってデータがセラＩ・されている。初期化制御レジ
スタ８の出力ＥＲＣはデータ切換回路６と表示メモリ制
御回路９へ接続されている。表示メモリ制御回路９は表
示メモリー４，５のチップイネーブル信号ＧＥ□、ＣＥ
２とアウトプットイネーブル信号ＯＥ、ライトイネーブ
ル信号ＷＥを、ＣＩ） Ｕ期間にはマイクロコンピュー
タよりのＲ／Ｗ信号とアドレスにより、表示期間は表示
期間分離回路１よりの信号ＸＡ、、ＸＡ１によって発生
させる。
初期化制御レジスタ８の出力ＥＲＣが１１０”のときは
表示動作を行い、すなわち表示期間はＯＥを出力し、Ｗ
Ｅ倍信号１″のままであり、表示メモリーは表示アドレ
ス発生回路よりのアドレスＡ′によって読み出される。
表示動作を行い、すなわち表示期間はＯＥを出力し、Ｗ
Ｅ倍信号１″のままであり、表示メモリーは表示アドレ
ス発生回路よりのアドレスＡ′によって読み出される。
データ切換回路６はデータバスとデータバスＶＤ、、Ｖ
Ｄ１および初期値データレジスタ群７とを分割した状態
にする。
Ｄ１および初期値データレジスタ群７とを分割した状態
にする。
この状態のときのタイミングチャートを第２図に示す。
同図において、表示クロックＤＣＫｏを分周した出力が
ＸＡ、、ＸＡ１．ＸＡ２であり、ＸＡ２１４０ Ｉ＋の
期間が表示期間となる。表示メモリー４゜５のアドレス
は表示期間中は表示アドレス発生回路２よりのアドレス
Ａ″に接続され、パターンデータの格納されたメモリの
番地Ｙｎ 、 Ｆｎ 、 Ｉｌｎ 、 ＤＡｎが順に発
生させられ引き続きインクリメントされていく。ＣＥｌ
、ＯＥ２はＸＡ、とＸＡ、とによって発生され、合わせ
てＯＥも発生され、ＷＥは１”レベルのままである。初
期化制御レジスタ８の出力ＩＥＲＣがパ１′″のときは
初期化動作を行ない１表示期間にＷｐ：信号を出力し、
○Ｅ倍信号１１１ ＴＴのままとなる。表示メモリーは
表示アドレス発生回路２よりのアドレスＡ′によってア
ドレスが与えられ、データ切換回路６は初期値データレ
ジスタ群７の出力をＶＤ、とＶＤ、にＸＡ、とＸＡ２に
よって切換接続し、表示メモリーを表示域すべてにわた
って初期化する。この状態のタイミングチャートを第３
図に示す。同図において、表示メモリーのアドレスＶＡ
にはＹｎ、Ｆｎ、［３ｎ、ＤＡｎが順に出力され、あわ
せて、初期値データＹＩ、ＦＩ、ｔｌＩ、ＤＡ１．が順
に切換ねってデータバス接続されて、表示メモリーが初
期化されることになる。
ＸＡ、、ＸＡ１．ＸＡ２であり、ＸＡ２１４０ Ｉ＋の
期間が表示期間となる。表示メモリー４゜５のアドレス
は表示期間中は表示アドレス発生回路２よりのアドレス
Ａ″に接続され、パターンデータの格納されたメモリの
番地Ｙｎ 、 Ｆｎ 、 Ｉｌｎ 、 ＤＡｎが順に発
生させられ引き続きインクリメントされていく。ＣＥｌ
、ＯＥ２はＸＡ、とＸＡ、とによって発生され、合わせ
てＯＥも発生され、ＷＥは１”レベルのままである。初
期化制御レジスタ８の出力ＩＥＲＣがパ１′″のときは
初期化動作を行ない１表示期間にＷｐ：信号を出力し、
○Ｅ倍信号１１１ ＴＴのままとなる。表示メモリーは
表示アドレス発生回路２よりのアドレスＡ′によってア
ドレスが与えられ、データ切換回路６は初期値データレ
ジスタ群７の出力をＶＤ、とＶＤ、にＸＡ、とＸＡ２に
よって切換接続し、表示メモリーを表示域すべてにわた
って初期化する。この状態のタイミングチャートを第３
図に示す。同図において、表示メモリーのアドレスＶＡ
にはＹｎ、Ｆｎ、［３ｎ、ＤＡｎが順に出力され、あわ
せて、初期値データＹＩ、ＦＩ、ｔｌＩ、ＤＡ１．が順
に切換ねってデータバス接続されて、表示メモリーが初
期化されることになる。
（発明の効果）
本発明によれば、表示期間を利用して初期化時には、表
示メモリーを読み出し状態から書き込み状態にして、表
示アドレス発生回路のアドレスにしたがって、初期値デ
ータを表示メモリーに害き込むことによって、マイクロ
コンピュータでＣＰＵ期間にメモリーを初期化するのに
比べて短時間で表示メモリーの表示化が行われ、復号処
理より画面提示までの時間を短縮できる。また、表示ア
ドレス発生回路を使用しているので、新たに表示メモリ
ー初期化用アドレス発生回路を持つこともなく原価を低
くして文字多重放送受信機を提供できろ効果がある。
示メモリーを読み出し状態から書き込み状態にして、表
示アドレス発生回路のアドレスにしたがって、初期値デ
ータを表示メモリーに害き込むことによって、マイクロ
コンピュータでＣＰＵ期間にメモリーを初期化するのに
比べて短時間で表示メモリーの表示化が行われ、復号処
理より画面提示までの時間を短縮できる。また、表示ア
ドレス発生回路を使用しているので、新たに表示メモリ
ー初期化用アドレス発生回路を持つこともなく原価を低
くして文字多重放送受信機を提供できろ効果がある。
第１図は本発明の一実施例による文字多重放送受信機の
表示メモリー初期化回路のブロック図、第２図は表示メ
モリーを読み出す状態にあるときのタイミングチャート
、第３図は表示メモリーを初期化する状態においたとき
のタイミングチャー１−である。 １ ・・表示期間分離回路、 ２ ・・・表示アドレス
発生回路、 ３ ・・・アドレス切換回路、 ４，５
・・・表示メモリー、 ６・・・データ切換回路、 ７
・・・初期値データレジスタ群、 ８ ・・・初期化制
御レジスタ、９ ・・表示メモリ制御回路、 ＶＡ ・
・・表示メモリーのアドレスバス、 ＶＤｏ。 ｖＤｌ・・・表示メモリーのデータバス、ＥＲＣ・・・
初期化制御レジスタの出力、ＤＣＫ。・・・表示クロッ
ク、 ＸＡｏ。 ＸＡ１．ＸＡ２・・・表示クロックの分周出力、ＹＩ・
・・パターンメモリーの初期値データ、ＦＩ・・・前景
色の初期値データ、ＢＩ・・・背景色の初期値データ、 ＤＡＩ・・・アトリビュートの初期値データ。 特許出願人 松下電器産業株式会社 第２図 ＷＥ
表示メモリー初期化回路のブロック図、第２図は表示メ
モリーを読み出す状態にあるときのタイミングチャート
、第３図は表示メモリーを初期化する状態においたとき
のタイミングチャー１−である。 １ ・・表示期間分離回路、 ２ ・・・表示アドレス
発生回路、 ３ ・・・アドレス切換回路、 ４，５
・・・表示メモリー、 ６・・・データ切換回路、 ７
・・・初期値データレジスタ群、 ８ ・・・初期化制
御レジスタ、９ ・・表示メモリ制御回路、 ＶＡ ・
・・表示メモリーのアドレスバス、 ＶＤｏ。 ｖＤｌ・・・表示メモリーのデータバス、ＥＲＣ・・・
初期化制御レジスタの出力、ＤＣＫ。・・・表示クロッ
ク、 ＸＡｏ。 ＸＡ１．ＸＡ２・・・表示クロックの分周出力、ＹＩ・
・・パターンメモリーの初期値データ、ＦＩ・・・前景
色の初期値データ、ＢＩ・・・背景色の初期値データ、 ＤＡＩ・・・アトリビュートの初期値データ。 特許出願人 松下電器産業株式会社 第２図 ＷＥ
Claims (1)
- 表示画素単位のパターン情報を記憶するパターンメモリ
と着色ブロックごとの前景色、背景色、およびフラッシ
ング、コンシールのアトリビュートを記憶するカラーメ
モリーの表示メモリーを備えてなる文字多重放送デコー
ダにおいて、それらメモリーを初期化制御するための制
御レジスタと、前記パターンメモリー、前景色、背景色
、アトリビュートの初期値データを保持するレジスタ群
を具備し、制御レジスタの出力で、通常読み出し状態に
ある前記パターンメモリーおよびカラーメモリーを書込
状態になし、初期値データを保持するレジスタ群の初期
値データを読み出し、アドレスにしたがって、前記パタ
ーンメモリーとカラーメモリーに書込んで、これらメモ
リーを初期化する初期化回路を具備してなることを特徴
とする文字多重放送受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017796A JPS62178084A (ja) | 1986-01-31 | 1986-01-31 | 文字多重放送受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017796A JPS62178084A (ja) | 1986-01-31 | 1986-01-31 | 文字多重放送受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62178084A true JPS62178084A (ja) | 1987-08-05 |
Family
ID=11953675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017796A Pending JPS62178084A (ja) | 1986-01-31 | 1986-01-31 | 文字多重放送受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62178084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339160A (en) * | 1992-04-24 | 1994-08-16 | Sanyo Electric Co., Ltd. | Character display device for synchronizing operation of video ram to operation of CPU |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217775A (ja) * | 1984-04-13 | 1985-10-31 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ転送回路 |
-
1986
- 1986-01-31 JP JP61017796A patent/JPS62178084A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217775A (ja) * | 1984-04-13 | 1985-10-31 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ転送回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339160A (en) * | 1992-04-24 | 1994-08-16 | Sanyo Electric Co., Ltd. | Character display device for synchronizing operation of video ram to operation of CPU |
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