JPS6217876B2 - - Google Patents

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JPS6217876B2
JPS6217876B2 JP55029972A JP2997280A JPS6217876B2 JP S6217876 B2 JPS6217876 B2 JP S6217876B2 JP 55029972 A JP55029972 A JP 55029972A JP 2997280 A JP2997280 A JP 2997280A JP S6217876 B2 JPS6217876 B2 JP S6217876B2
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JP
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transistor
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mis transistors
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JP55029972A
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Koji Eguchi
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NEC Corp
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Nippon Electric Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type

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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は集積回路に関する。
MIS型集積回路は基本的にはAND回路、OR回
路、NOT回路等の論理回路の組合せと見なすこ
とができ、とりわけ相補MIS型集積回路はその回
路構成が明確である。これらの回路をアートワー
クする際に各接点容量を小さくすることは回路動
作の高速化に寄与するばかりでなく、低消費電力
化をも計ることが可能である。
第１図は従来の標準的なＮチヤネルトランジス
タによる２入力NAND回路であり負荷トランジス
タTR１と、駆動トランジスタTR２，TR３とに
より構成されている。通常、駆動トランジスタ
TR２，TR３のチヤネル幅Ｗは同一である。
従来の方法でこの回路の駆動トランジスタ部分
のみをパターン化すると第２図のようになる。即
ち、ゲート電極２，３をＮ型領域１，５，４間に
設けて駆動トランジスタTR２，TR３の単なる直
列接続を行い互いに共有しない拡散層領域の一方
４をGND端子とし、他方１を出力端子とするも
のである。このアートワーク法は簡単明僚であり
現在一般に使用されている。しかし駆動される負
荷が重い場合には負荷トランジスタTR１はもと
より駆動トランジスタTR２，TR３の駆動能力を
上げるべく該トランジスタのＷを大きくしなけれ
ばならない。ところが、これに伴つて拡散層面積
が増し各接点容量が増加する。又、更に駆動トラ
ンジスタのゲート電極２，３であるポリシリコン
の抵抗も無視出来ない程迄増加する。
従つてチヤンネル幅Ｗを大きくすることにより
駆動力を上げても従来のアートワーク法では回路
の高速化という観点から見るとＷの増加量に比例
した改善は成されなくなる。
本発明では上記欠点を取り除くのみならず、従
来のアートワーク法による回路特性を上廻る特性
が期待できるものである。
第３図は本発明のキーポイントともなる第１図
同様の機能を果たす２入力NAND回路である。第
１図と第３図が等価になる為には駆動トランジス
タTR２，TR３の電流増幅率をそれぞれβ２，β
３とし、又駆動トランジスタTR２１，TR２２，
TR３１，TR３２の電流増幅率をそれぞれβ21，
β22，β31，β32としたとき、β２＝β21＋β
22，β３＝β31＋β32，β２／β３＝β22／β32
なる条件を満足していることが必要である。この
条件を満足することによつて第３図におけるTR
３１のドレイン電極（又はTR２１のソース電
極）Ａ点とTR３２のドレイン電極（又はTR２２
のソース電極）Ｂ点とは接続する必要性がなくな
り、それでいて、第１図と第３図とは回路的に等
価となる。
第４図は第３図の回路の駆動トランジスタ部分
のみをアートワークしたものである。
第４図において、Ｐ型半導体の一主面上にトラ
ンジスタTR３１のソースおよびドレインとして
のＮ型領域８および９と、トランジスタTR２１
のドレインとトランジスタTR２２のドレインと
してのＮ型領域１１と、トランジスタTR２２の
ソースとトランジスタTR３２のドレインとして
のＮ型領域１０と、トランジスタTR３２のソー
スとしてのＮ型領域１３が同一方向に配置されて
いる。ポリシリコン６はTR２１とTR２２のゲー
ト電極配線を構成し、ポリシリコン７はトランジ
スタTR３１とTR３２のゲート電極配線を構成す
る。Ｎ型領域１１に設けられたコンタクト１５か
らは第２図の出力端子OUTが引き出される。コ
ンタクト１２および１４は共に接地電源に接続さ
れる。ここでは各Ｎ型領域の巾は第２図の場合の
約1/2とされている。
以上のように、トランジスタのＷを２等分割し
て２組の直列パターンを形成し、そのドレイン領
域を互いに共有したパターン構成を行つたことに
よつて回路特性に影響を与える出力端子に相当す
るパターン１１の容量が従来の方法によるものと
比較して小さくすることができる。一般に拡散層
容量はパターン面積に比例する項と、パターンの
周囲長に比例する項の和で表わされるが、これは
出力端子１１のパターンをTR２１とTR２２のゲ
ートポリシリによつて挾んだことにより実現出来
て出力端子１１のパターン面積と、その周囲長と
が減小できたことによるものである。又、このパ
ターン構成は上下左右対称な為、目合せズレが生
じても、トランジスタ特性にはほとんど影響を与
えない。更に駆動トランジスタをそれぞれ２分割
してあることから、ゲートポリシリの抵抗も減小
し遅延時間の短縮に寄与するものである。以上の
効果は駆動トランジスタのチヤネル幅が増加する
程大きくなる。
第５図は本発明による効果を示すもので、従来
のアートワーク法によるパターン面積及び周囲長
を基準にした時、本発明によるそれらの割合をパ
ーセント表示したものである。この図においてＸ
軸には駆動トランジスタのチヤネル幅ＷをとりＹ
軸には百分率をとつている。１１はパターン面積
に関するものでチヤネル幅が約50μ以上になると
従来のパターン面積の約75％になり飽和状態に入
る。
１２は、周囲長に関するものでこれはチヤネル
幅の増加に伴つて従来のそれと比較し減小してい
く。
尚、ここでは幾何学的なサイズで比較したが、
各単位容量を考慮に入れれば効果が具体的に知る
ことができる。
以上で述べたように特別なパターンを設けるこ
となく、アートワーク上の工夫だけで回路特性を
より優れたものにすることができ、又、このパタ
ーン構成が左右上下対称な為、目合せズレが生じ
てもトランジスタの駆動能力及びその接点容量は
ほとんど変ならい。ここで述べたのはＮチヤネル
トランジスタを使つた一例に過ぎず、他にＮチヤ
ネルトランジスタを使つた回路に限らずＰチヤネ
ルトランジスタ又は相補MIS型トランジスタの回
路のアートワークでも採用可能である。特に相補
MIS型集積回路のアートワークに採用すれば本発
明の使用頻度が高くなり好適となる。
【図面の簡単な説明】
第１図は標準的なＮチヤネルMOSトランジス
タによるNAND回路を示す図、第２図は第１図の
回路のアートワーク図である。第３図は本発明に
よるアークワーク図の等価回路であり、第４図は
本発明を２入力NAND回路を例にしたときのアー
トワーク図である。第５図は本発明によるパター
ン面積及び周囲長を従来のアートワーク法による
場合の面積及び周囲長を基準に取つたときの割合
をチヤネル幅Ｗの依存としてパーセント表示した
ものである。 １……出力端子領域、２……TR２のゲートポ
リシリ、３……TR３のゲートポリシリ、４……
GND端子領域、５……出力端子領域、６……TR
２１，TR２２のゲートポリシリ、７……TR３
１，TR３２のゲートポリシリ。

Claims (1)

  1. 【特許請求の範囲】 １ 複数個のMISトランジスタを直列接続した第
    １の直列体と、複数個のMISトランジスタを直列
    接続した第２の直列体とを有し、該第１および第
    ２の直列体のそれぞれの一端は共通信号線に共通
    接続され、該共通接続された該一端に一番近い第
    １および第２の直列体のMISトランジスタのゲー
    ト電極はそれぞれ同一の信号線に接続され、該一
    端より二番目に近い第１および第２の直列体の
    MISトランジスタのゲート電極はそれぞれ他の同
    一の信号線に接続されていることを特徴とする集
    積回路。 ２ 一導電型の半導体基板に逆導電型の第１、第
    ２、第３、第４および第５の不純物領域がこの順
    に配列され、該第１および第２の不純物領域間上
    のゲート電極は該第４および第５の不純物領域間
    上のゲート電極と共通接続され、該第２および第
    ３の不純物領域間上のゲート電極と該第３および
    第４の不純物領域間上のゲート電極は共通接続さ
    れ、かつ該第３の不純物領域から出力を取り出し
    たことを特徴とする集積回路。
JP2997280A 1980-03-10 1980-03-10 Integrated circuit Granted JPS56125854A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63134685U (ja) * 1987-02-24 1988-09-02
JPS6422270U (ja) * 1987-08-03 1989-02-06

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3376721D1 (de) * 1982-07-30 1988-06-23 Toshiba Kk Mos logic circuit
US4721986A (en) * 1984-02-21 1988-01-26 International Rectifier Corporation Bidirectional output semiconductor field effect transistor and method for its maufacture
JPH0638477B2 (ja) * 1986-09-19 1994-05-18 富士通株式会社 半導体集積回路
JPH084129B2 (ja) * 1986-11-19 1996-01-17 キヤノン株式会社 光電変換装置
JPH0745961Y2 (ja) * 1987-03-19 1995-10-18 三洋電機株式会社 バスラインドライバ
GB2224160A (en) * 1988-10-24 1990-04-25 Marconi Instruments Ltd Integrated semiconductor circuits
US5272369A (en) * 1990-03-28 1993-12-21 Interuniversitair Micro-Elektronica Centrum Vzw Circuit element with elimination of kink effect
GB9201004D0 (en) * 1992-01-17 1992-03-11 Philips Electronic Associated A semiconductor device comprising an insulated gate field effect device
JP2758531B2 (ja) * 1992-04-22 1998-05-28 三菱電機株式会社 半導体装置
JP2757848B2 (ja) * 1996-01-23 1998-05-25 日本電気株式会社 電界効果型半導体装置
US6160280A (en) * 1996-03-04 2000-12-12 Motorola, Inc. Field effect transistor
JP3119177B2 (ja) * 1996-10-24 2000-12-18 日本電気株式会社 半導体装置
US6090650A (en) * 1997-09-30 2000-07-18 Intel Corporation Method to reduce timing skews in I/O circuits and clock drivers caused by fabrication process tolerances
JP2001352047A (ja) * 2000-06-05 2001-12-21 Oki Micro Design Co Ltd 半導体集積回路
EP1508919A1 (en) * 2003-08-22 2005-02-23 Dialog Semiconductor GmbH Cascaded transistors in one well
JP4024762B2 (ja) * 2004-01-16 2007-12-19 ユーディナデバイス株式会社 高周波スイッチ
JP5372578B2 (ja) 2009-04-09 2013-12-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2012054502A (ja) * 2010-09-03 2012-03-15 Elpida Memory Inc 半導体装置
CN104967439B (zh) * 2015-07-01 2018-02-06 东南大学 氮化镓基低漏电流固支梁开关场效应晶体管或非门

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660697A (en) * 1970-02-16 1972-05-02 Bell Telephone Labor Inc Monolithic semiconductor apparatus adapted for sequential charge transfer
JPS5431671B2 (ja) * 1973-03-14 1979-10-08
US3967988A (en) * 1974-08-05 1976-07-06 Motorola, Inc. Diffusion guarded metal-oxide-silicon field effect transistors
JPS5181580A (ja) * 1975-01-16 1976-07-16 Hitachi Ltd
JPS5198938A (ja) * 1975-02-26 1976-08-31
JPS5851427B2 (ja) * 1975-09-04 1983-11-16 株式会社日立製作所 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法
JPS5258452A (en) * 1975-11-10 1977-05-13 Hitachi Ltd Mis logic circuit
US4084173A (en) * 1976-07-23 1978-04-11 Texas Instruments Incorporated Interdigitated transistor pair
JPS5333072A (en) * 1976-09-09 1978-03-28 Nec Corp Semiconductor device
US4142197A (en) * 1977-04-14 1979-02-27 Rca Corp. Drain extensions for closed COS/MOS logic devices
JPS5487159A (en) * 1977-12-23 1979-07-11 Fujitsu Ltd Exclusive logical sum circuit
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
US4389582A (en) * 1979-02-09 1983-06-21 Tokyo Shibaura Denki Kabushiki Kaisha MOS Integrated logic circuit device with improved switching speed characteristics
JPS6038028B2 (ja) * 1979-07-23 1985-08-29 三菱電機株式会社 基板電位発生装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63134685U (ja) * 1987-02-24 1988-09-02
JPS6422270U (ja) * 1987-08-03 1989-02-06

Also Published As

Publication number Publication date
US4635088A (en) 1987-01-06
GB2074372A (en) 1981-10-28
JPS56125854A (en) 1981-10-02
GB2074372B (en) 1984-09-26

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