JPH048950B2 - - Google Patents
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- Publication number
- JPH048950B2 JPH048950B2 JP1189217A JP18921789A JPH048950B2 JP H048950 B2 JPH048950 B2 JP H048950B2 JP 1189217 A JP1189217 A JP 1189217A JP 18921789 A JP18921789 A JP 18921789A JP H048950 B2 JPH048950 B2 JP H048950B2
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- JP
- Japan
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- transistor
- transistors
- artwork
- circuit
- pattern
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Links
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
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- 229920005591 polysilicon Polymers 0.000 description 5
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- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は積集回路に関する。
MIS型積集回路は基本的にはAND回路、OR回
路、NOT回路等の論理回路の組合せと見なすこ
とができ、とりわけ相補MIS型積集回路はその回
路構成が明確である。これらの回路をアートワー
クする際に各接点容量を小さくすることは回路動
作の高速化に寄与するばかりでなく、低消費電力
化をも計ることが可能である。
路、NOT回路等の論理回路の組合せと見なすこ
とができ、とりわけ相補MIS型積集回路はその回
路構成が明確である。これらの回路をアートワー
クする際に各接点容量を小さくすることは回路動
作の高速化に寄与するばかりでなく、低消費電力
化をも計ることが可能である。
第１図は従来の標準的なＮチヤネルトランジス
タによる２入力NAND回路であり負荷トランジ
スタTR１と、駆動トランジスタTR２，TR３と
により構成されている。通常、駆動トランジスタ
TR２，TR３のチヤネル幅Ｗは同一である。
タによる２入力NAND回路であり負荷トランジ
スタTR１と、駆動トランジスタTR２，TR３と
により構成されている。通常、駆動トランジスタ
TR２，TR３のチヤネル幅Ｗは同一である。
従来の方法でこの回路の駆動トランジスタ部分
のみをパターン化すると第２図のようになる。即
ち、ゲート電極２，３をＮ型領域１，５，４間に
設けて駆動トランジスタTR２，TR３の単なる
直列接続を行い互いに共有しない拡散層領域の一
方４をGND端子とし、他方１を出力端子とする
ものである。このアートワーク法は簡単明瞭であ
り現在一般に使用されている。しかし駆動される
負荷が重い場合には負荷トランジスタTR１はも
とより駆動トランジスタTR２，TR３の駆動能
力を上げるべく該トランジスタのＷを大きくしな
ければならない。ところが、これに伴つて拡散層
面積が増し各接点容量が増加する。又、更に駆動
トランジスタのゲート電極２，３であるポリシリ
コンの抵抗も無視出来ない程迄増加する。
のみをパターン化すると第２図のようになる。即
ち、ゲート電極２，３をＮ型領域１，５，４間に
設けて駆動トランジスタTR２，TR３の単なる
直列接続を行い互いに共有しない拡散層領域の一
方４をGND端子とし、他方１を出力端子とする
ものである。このアートワーク法は簡単明瞭であ
り現在一般に使用されている。しかし駆動される
負荷が重い場合には負荷トランジスタTR１はも
とより駆動トランジスタTR２，TR３の駆動能
力を上げるべく該トランジスタのＷを大きくしな
ければならない。ところが、これに伴つて拡散層
面積が増し各接点容量が増加する。又、更に駆動
トランジスタのゲート電極２，３であるポリシリ
コンの抵抗も無視出来ない程迄増加する。
従つてチヤネル幅Ｗを大きくすることにより駆
動力を上げても従来のアートワーク法では回路の
高速化という観点から見るとＷの増加量に比例し
た改善は成されなくなる。
動力を上げても従来のアートワーク法では回路の
高速化という観点から見るとＷの増加量に比例し
た改善は成されなくなる。
本発明では上記欠点を取り除くのみならず、従
来のアートワーク法による回路特性を上廻る特性
が期待できるものである。
来のアートワーク法による回路特性を上廻る特性
が期待できるものである。
第３図は本発明のキーポイントともなる第１図
同様の機能を果たす２入力NAND回路である。
第１図と第３図が等価になる為には駆動トランジ
スタTR２，TR３の電流増幅率をそれぞれβ2，
β3とし、又駆動トランジスタTR２１，TR２２，
TR３１，TR３２の電流増幅率をそれぞれβ21，
β22，β31，β32としたとき、β2＝β21＋β22，β3＝
β31
＋32，β2／β3＝β22／β32なる条件を満足している
ことが必要である。上記関係からさらにβ21／β31
＝β22／β32の関係も自明の如く得られる。この条
件を満足することによつて第３図におけるTR３
１のドレイン電極（又はTR２１のソース電極）
Ａ点とTR３２のドレイン電極（又はTR２２の
ソース電極）Ｂ点とは接続する必要性がなくな
り、それでいて、第１図と第３図とは回路的に等
価となる。
同様の機能を果たす２入力NAND回路である。
第１図と第３図が等価になる為には駆動トランジ
スタTR２，TR３の電流増幅率をそれぞれβ2，
β3とし、又駆動トランジスタTR２１，TR２２，
TR３１，TR３２の電流増幅率をそれぞれβ21，
β22，β31，β32としたとき、β2＝β21＋β22，β3＝
β31
＋32，β2／β3＝β22／β32なる条件を満足している
ことが必要である。上記関係からさらにβ21／β31
＝β22／β32の関係も自明の如く得られる。この条
件を満足することによつて第３図におけるTR３
１のドレイン電極（又はTR２１のソース電極）
Ａ点とTR３２のドレイン電極（又はTR２２の
ソース電極）Ｂ点とは接続する必要性がなくな
り、それでいて、第１図と第３図とは回路的に等
価となる。
第４図は第３図の回路の駆動トランジスタ部分
のみをアートワークしたものである。
のみをアートワークしたものである。
第４図において、Ｐ型半導体の一主面上にトラ
ンジスタTR３１のソースおよびドレインとして
のＮ型領域８および９と、トランジスタTR２１
のドレインとトランジスタTR２２のドレインと
してのＮ型領域１１と、トランジスタTR２２の
ソースとトランジスタTR３２のドレインとして
のＮ型領域１０と、トランジスタTR３２のソー
スとしてのＮ型領域１３が同一方向に配置されて
いる。ポリシリコン６はTR２１とTR２２のゲ
ート電極配線を構成し、ポリシリコン７はトラン
ジスタTR３１とTR３２のゲート電極配線を構
成する。Ｎ型領域１１に設けられたコンタクト１
５からは第２図の出力端子OUTが引き出される。
コンタクト１２および１４は共に接地電源に接続
される。ここでは各Ｎ型領域の巾は第２図の場合
の約1/2とされている。
ンジスタTR３１のソースおよびドレインとして
のＮ型領域８および９と、トランジスタTR２１
のドレインとトランジスタTR２２のドレインと
してのＮ型領域１１と、トランジスタTR２２の
ソースとトランジスタTR３２のドレインとして
のＮ型領域１０と、トランジスタTR３２のソー
スとしてのＮ型領域１３が同一方向に配置されて
いる。ポリシリコン６はTR２１とTR２２のゲ
ート電極配線を構成し、ポリシリコン７はトラン
ジスタTR３１とTR３２のゲート電極配線を構
成する。Ｎ型領域１１に設けられたコンタクト１
５からは第２図の出力端子OUTが引き出される。
コンタクト１２および１４は共に接地電源に接続
される。ここでは各Ｎ型領域の巾は第２図の場合
の約1/2とされている。
以上のように、トランジスタのＷを２等分割し
て２組の直列パターンを形成し、そのドレイン領
域を互いに共有したパターン構成を行つたことに
よつて回路特性に影響を与える出力端子に相当す
るパターン１１の容量が従来の方法によるものと
比較して小さくなることができる。一般に拡散層
容量はパターン面積に比例する項と、パターンの
周囲長に比例する項の和で表わされるが、これは
出力端子１１のパターンをTR２１とTR２２の
ゲートポリシリによつて挾んだことにより実現出
来て出力端子１１のパターン面積と、その周囲長
とが減小できたことによるものである。又、この
パターン構成は上下左右対称な為、目合せズレが
生じても、トランジスタ特性にはほとんど影響を
与えない。更に駆動トランジスタをそれぞれ２分
割してあることから、ゲートポリシリの抵抗も減
小し遅延時間の短縮に寄与するものである。以上
の効果は駆動トランジスタのチヤネル幅が増加す
る程大きくなる。
て２組の直列パターンを形成し、そのドレイン領
域を互いに共有したパターン構成を行つたことに
よつて回路特性に影響を与える出力端子に相当す
るパターン１１の容量が従来の方法によるものと
比較して小さくなることができる。一般に拡散層
容量はパターン面積に比例する項と、パターンの
周囲長に比例する項の和で表わされるが、これは
出力端子１１のパターンをTR２１とTR２２の
ゲートポリシリによつて挾んだことにより実現出
来て出力端子１１のパターン面積と、その周囲長
とが減小できたことによるものである。又、この
パターン構成は上下左右対称な為、目合せズレが
生じても、トランジスタ特性にはほとんど影響を
与えない。更に駆動トランジスタをそれぞれ２分
割してあることから、ゲートポリシリの抵抗も減
小し遅延時間の短縮に寄与するものである。以上
の効果は駆動トランジスタのチヤネル幅が増加す
る程大きくなる。
第５図は本発明による効果を示すもので、従来
のアートワーク法によるパターン面積及び周囲長
を基準にした時、本発明によるそれらの割合をパ
ーセント表示したものである。この図においてＸ
軸には駆動トランジスタのチヤネル幅ＷをとりＹ
軸には百分率をとつている。１１はパターン面積
に関するものでチヤネル幅が約50μ以上になると
従来のパターン面積の約75％になり飽和状態に入
る。
のアートワーク法によるパターン面積及び周囲長
を基準にした時、本発明によるそれらの割合をパ
ーセント表示したものである。この図においてＸ
軸には駆動トランジスタのチヤネル幅ＷをとりＹ
軸には百分率をとつている。１１はパターン面積
に関するものでチヤネル幅が約50μ以上になると
従来のパターン面積の約75％になり飽和状態に入
る。
１２は、周囲長に関するものでこれはチヤネル
幅の増加に伴つて従来のそれと比較し減少してい
く。
幅の増加に伴つて従来のそれと比較し減少してい
く。
尚、ここでは幾何学的なサイズで比較したが、
各単位容量を考慮に入れれば効果が具体的に知る
ことができる。
各単位容量を考慮に入れれば効果が具体的に知る
ことができる。
以上で述べたように特別なパターンを設けるこ
となく、アートワークの工夫だけで回路特性をよ
り優れたものにすることができ、又、このパター
ン構成が左右上下対称な為、目合せズレが生じて
もトランジスタの駆動能力及びその接点容量はほ
とんど変らない。ここで述べたのはＮチヤネルト
ランジスタを使つた一例に過ぎず、他にＮチヤネ
ルトランジスタを使つて回路に限らずＰチヤネル
トランジスタ又は相補MIS型トランジスタの回路
のアートワークでも採用可能である。特に相補
MIS型積集回路のアートワークに採用すれば本発
明の使用頻度が高くなり好適となる。
となく、アートワークの工夫だけで回路特性をよ
り優れたものにすることができ、又、このパター
ン構成が左右上下対称な為、目合せズレが生じて
もトランジスタの駆動能力及びその接点容量はほ
とんど変らない。ここで述べたのはＮチヤネルト
ランジスタを使つた一例に過ぎず、他にＮチヤネ
ルトランジスタを使つて回路に限らずＰチヤネル
トランジスタ又は相補MIS型トランジスタの回路
のアートワークでも採用可能である。特に相補
MIS型積集回路のアートワークに採用すれば本発
明の使用頻度が高くなり好適となる。
第１図は標準的なＮチヤネルMOSトランジス
タによるNAND回路を示す図、第２図は第１図
の回路のアートワーク図である。第３図は本発明
によるアークワーク図の等価回路であり、第４図
は本発明を２入力NAND回路を例にしたときの
アートワーク図である。第５図は本発明によるパ
ターン面積及び周囲長を従来のアートワーク法に
よる場合の面積及び周囲長を基準に取つたときの
割合をチヤネル幅Ｗの依存としてパーセント表示
したものである。 １…出力端子領域、２…TR２のゲートポリシ
リ、３…TR３のゲートポリシリ、４…GND端子
領域、５…出力端子領域、６…TR２１，TR２
２のゲートポリシリ、７…TR３１，TR３２の
ゲートポリシリ。
タによるNAND回路を示す図、第２図は第１図
の回路のアートワーク図である。第３図は本発明
によるアークワーク図の等価回路であり、第４図
は本発明を２入力NAND回路を例にしたときの
アートワーク図である。第５図は本発明によるパ
ターン面積及び周囲長を従来のアートワーク法に
よる場合の面積及び周囲長を基準に取つたときの
割合をチヤネル幅Ｗの依存としてパーセント表示
したものである。 １…出力端子領域、２…TR２のゲートポリシ
リ、３…TR３のゲートポリシリ、４…GND端子
領域、５…出力端子領域、６…TR２１，TR２
２のゲートポリシリ、７…TR３１，TR３２の
ゲートポリシリ。
Claims (1)
- １ 第１の端子と第２の端子との間に順次直列に
接続された一導電型の第１および第２のMISトラ
ンジスタとを有する第１の直列回路と、前記第１
の端子と第２の端子との間に順次直列に接続され
た前記一導電型の第３および第４のMISトランジ
スタとを有する第２の直列回路とを有し、前記第
１および第３のトランジスタのゲートには第１の
入力信号が共通に与えられ、前記第２および第４
のトランジスタのゲートには第２の入力信号が共
通に与えられ、前記第１，第２，第３および第４
のトランジスタの電流増幅率をそれぞれβ1，β2，
β3，β4としたとき、β1／β3＝β2／β4となつている
ことを特徴とする積集回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189217A JPH02290056A (ja) | 1989-07-21 | 1989-07-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189217A JPH02290056A (ja) | 1989-07-21 | 1989-07-21 | 集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2997280A Division JPS56125854A (en) | 1980-03-10 | 1980-03-10 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290056A JPH02290056A (ja) | 1990-11-29 |
| JPH048950B2 true JPH048950B2 (ja) | 1992-02-18 |
Family
ID=16237524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189217A Granted JPH02290056A (ja) | 1989-07-21 | 1989-07-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02290056A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3119177B2 (ja) * | 1996-10-24 | 2000-12-18 | 日本電気株式会社 | 半導体装置 |
| JP2007134577A (ja) | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-07-21 JP JP1189217A patent/JPH02290056A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02290056A (ja) | 1990-11-29 |
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