JPS62180582A - 多ポ−トメモリシステム - Google Patents
多ポ−トメモリシステムInfo
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- JPS62180582A JPS62180582A JP61022649A JP2264986A JPS62180582A JP S62180582 A JPS62180582 A JP S62180582A JP 61022649 A JP61022649 A JP 61022649A JP 2264986 A JP2264986 A JP 2264986A JP S62180582 A JPS62180582 A JP S62180582A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のメモリブロックを有し、書込みモードにおいて、
書込み指令側ポートのアドレス及びデータ入力を該複数
のメモリブロックに共通に接続して書込みを行ない、読
出しモードで各々のポートが独立にアクセスできるよう
にした多ボートメモリシスチム。
書込み指令側ポートのアドレス及びデータ入力を該複数
のメモリブロックに共通に接続して書込みを行ない、読
出しモードで各々のポートが独立にアクセスできるよう
にした多ボートメモリシスチム。
本発明は半導体記憶装置に係り、特に書込み及び読出し
を複数のポートから行なえるようにした多ボートメモリ
に関する。
を複数のポートから行なえるようにした多ボートメモリ
に関する。
Ｃ従来の技術〕
従来の通常のＲＡＭの構成は、マトリクス状のセルブロ
ックと、そのブロック内を選択するための行デコーダと
コラムデコーダを有し、それぞれの選択された行と列の
交点のセルの情報を出力に読出したり、書込んだりする
。このＲＡＭの入出力ボートは一つであり（シングルボ
ートＲＡＭ）、入力／出力回路（１１０回路）で入力と
出力の切換を行ない、データ０１ｌＴを出力するか、或
いはデータＩＮの情報を書込むかしている。
ックと、そのブロック内を選択するための行デコーダと
コラムデコーダを有し、それぞれの選択された行と列の
交点のセルの情報を出力に読出したり、書込んだりする
。このＲＡＭの入出力ボートは一つであり（シングルボ
ートＲＡＭ）、入力／出力回路（１１０回路）で入力と
出力の切換を行ない、データ０１ｌＴを出力するか、或
いはデータＩＮの情報を書込むかしている。
これに対して、複数のポー、トを持ち、メモリセルブロ
ソクは共有し、それぞれのボートからメモリを独立にア
クセスできる多ボートＲＡＭが知られている。
ソクは共有し、それぞれのボートからメモリを独立にア
クセスできる多ボートＲＡＭが知られている。
従来の多ボートＲＡＭを説明するにあたり、ここでは簡
単のために、ボートが２つ、即ちデュアルポートＲＡＭ
を例にとって説明する。
単のために、ボートが２つ、即ちデュアルポートＲＡＭ
を例にとって説明する。
第４図に従来例１のデュアルボー）ＲＡＭのメモリセル
部分を示している。第４図において、セルは原則として
Ｆ／Ｆ （フリップフロップ）で構成される。これは、
デュアルボー１−ＲＡＭではボートＡ、Ｂの両方から非
同期にアクセスがかかるために読出しによって一時的に
もメモリセルが破壊される型のセル（例えば１トランジ
スタセル）は使用できない為である。しかし、このよう
なＦＺＦ型のセルは１トランジスタセルに比較して占有
面積が大きいという欠点をもつ。
部分を示している。第４図において、セルは原則として
Ｆ／Ｆ （フリップフロップ）で構成される。これは、
デュアルボー１−ＲＡＭではボートＡ、Ｂの両方から非
同期にアクセスがかかるために読出しによって一時的に
もメモリセルが破壊される型のセル（例えば１トランジ
スタセル）は使用できない為である。しかし、このよう
なＦＺＦ型のセルは１トランジスタセルに比較して占有
面積が大きいという欠点をもつ。
第４図において、４１と指示するのがＦ／Ｆ型のスタテ
ィック・メモリセルであり、２つのボートをＡ、Ｂとし
て、それぞれのボートに対応する２つのワード線ＷＬＡ
、 ＷＬＢと、２組のビット線ＢＬＡ。
ィック・メモリセルであり、２つのボートをＡ、Ｂとし
て、それぞれのボートに対応する２つのワード線ＷＬＡ
、 ＷＬＢと、２組のビット線ＢＬＡ。
ＩＩＬＡバー（バー： ＢＬＡの反対位相の信号を表す
。
。
以下同様に示す）及び、 ＢＬＢ’、 ＢＬＢバーと
を有する。そして、Ａボートに属するワード線ＷＬＡと
、Ｂボートに属するワード線ＷＬＢにはそれぞれ独立に
トランスファーゲートのトランジスタを設けている。こ
のように構成されているので、Ａ、Ｂボートの各々のワ
ード線を独立に選択することができ、各ボートに附属し
ているビットラインに情報を書込み或いは読出すことが
できる。
を有する。そして、Ａボートに属するワード線ＷＬＡと
、Ｂボートに属するワード線ＷＬＢにはそれぞれ独立に
トランスファーゲートのトランジスタを設けている。こ
のように構成されているので、Ａ、Ｂボートの各々のワ
ード線を独立に選択することができ、各ボートに附属し
ているビットラインに情報を書込み或いは読出すことが
できる。
第５図に第４図のメモリ方式の全体図を示してあり、セ
ルブロックの両側にＡ及びＢポートのアドレスのデコー
ダ即ち、行デコーダ（Ａ）１行デコーダ（Ｂ）、列デコ
ーダ（Ａ）２列デコーダ（Ｂ）を配置しており、それぞ
れのボートのアドレスの列デコーダ（Ａ）、 （Ｂ）
には、〔１１０回路（Ａ）〕及び〔１１１０回路Ｂ）〕
が備えられている。そして、各行デコーダにはワードア
ドレス（Ａｌ） 〜Ａ ｉ （Ａ） ）及び（Ａｏ −
Ａ ｉ （Ｂ）〕が供給され、〔１１０回路（Ａ）〕に
は書込み信号（ＷＥ（Ａ）バー〕、データ入力ＣＤ Ｉ
Ｎ （Ａ）〕及びデータ出力（ＤＯＵＴ （Ａ） ）
が接続し、［１１０回路（Ｂ）］には書込み信号［ＷＥ
（Ｂ）バー］、データ入力（ＤＩＮ（Ｂ））及びデータ
出力ＣＤ０ＵＴ （Ｂ） ）が接続している。また、
セルブロックのＡポートのアドレスの列デコーダには、
それぞれにＡボートのコラムアドレス（Ａｊ〜Ａｎ’
（Ａ））が与えられ、Ｂポートのアドレスのコラムデコ
ニダにはＢポートのコラムアドレス（Ａ ｊ＝Ａｎ
（Ｂ））が接続している。
ルブロックの両側にＡ及びＢポートのアドレスのデコー
ダ即ち、行デコーダ（Ａ）１行デコーダ（Ｂ）、列デコ
ーダ（Ａ）２列デコーダ（Ｂ）を配置しており、それぞ
れのボートのアドレスの列デコーダ（Ａ）、 （Ｂ）
には、〔１１０回路（Ａ）〕及び〔１１１０回路Ｂ）〕
が備えられている。そして、各行デコーダにはワードア
ドレス（Ａｌ） 〜Ａ ｉ （Ａ） ）及び（Ａｏ −
Ａ ｉ （Ｂ）〕が供給され、〔１１０回路（Ａ）〕に
は書込み信号（ＷＥ（Ａ）バー〕、データ入力ＣＤ Ｉ
Ｎ （Ａ）〕及びデータ出力（ＤＯＵＴ （Ａ） ）
が接続し、［１１０回路（Ｂ）］には書込み信号［ＷＥ
（Ｂ）バー］、データ入力（ＤＩＮ（Ｂ））及びデータ
出力ＣＤ０ＵＴ （Ｂ） ）が接続している。また、
セルブロックのＡポートのアドレスの列デコーダには、
それぞれにＡボートのコラムアドレス（Ａｊ〜Ａｎ’
（Ａ））が与えられ、Ｂポートのアドレスのコラムデコ
ニダにはＢポートのコラムアドレス（Ａ ｊ＝Ａｎ
（Ｂ））が接続している。
ところが、この方式ではメモリセルを構成するＦ／Ｆに
通常４素子（トランジスタが２個とこれに電流を供給す
る負荷抵抗が２個）、さらにトランスファーゲートが４
つ必要で、都合８素子が必メモＩＪ Ｉニルのサイズが
大きくなり、高集積化が困難であるという欠点がある。
通常４素子（トランジスタが２個とこれに電流を供給す
る負荷抵抗が２個）、さらにトランスファーゲートが４
つ必要で、都合８素子が必メモＩＪ Ｉニルのサイズが
大きくなり、高集積化が困難であるという欠点がある。
この問題を解決した従来例２を第６図に動作波形図で示
している。これは、従来例１の欠点を解決するために、
セルとしては汎用ＲＡＭのセルを使用し、タイムシェア
リングアクセス方式をとることによりメモリセルを各ボ
ートから共用し、デュアルポートＲＡＭ機能を達成する
ものである。
している。これは、従来例１の欠点を解決するために、
セルとしては汎用ＲＡＭのセルを使用し、タイムシェア
リングアクセス方式をとることによりメモリセルを各ボ
ートから共用し、デュアルポートＲＡＭ機能を達成する
ものである。
第６図において、Ａポートのアドレス入力（Ａ）がａ、
ｃ−・、Ｂボートのアドレス入力ＣＢ）がｂｌｄｌ ・
−・の順で同時に与えられる時、内部アドレスを２分割
して前半をＡボートに割当て、後半をＢポートに割当て
るようにする。
ｃ−・、Ｂボートのアドレス入力ＣＢ）がｂｌｄｌ ・
−・の順で同時に与えられる時、内部アドレスを２分割
して前半をＡボートに割当て、後半をＢポートに割当て
るようにする。
しかし、この場合、Ａポートのデータ出力〔ＤＯＵＴ
（Ａ） ）はアドレスａが与えられた後、ＬＡという
ＲＡＭのアクセスに相当する時間でデータが出てくる。
（Ａ） ）はアドレスａが与えられた後、ＬＡという
ＲＡＭのアクセスに相当する時間でデータが出てくる。
ところが、後半に取り込まれたＢボートのアドレスｂは
前半で取り込まれたアドレスａのアクセスが終了するま
で待っていなければならないので、Ｂポートのアドレス
ｂが与えられた後、ｔＢという時間後にデータ出力（Ｄ
ＯＵＴ （Ｂ） ）が出てくる。
前半で取り込まれたアドレスａのアクセスが終了するま
で待っていなければならないので、Ｂポートのアドレス
ｂが与えられた後、ｔＢという時間後にデータ出力（Ｄ
ＯＵＴ （Ｂ） ）が出てくる。
上述のように、従来のマルチボートＲＡＭはスタテイン
ク・メモリセルを用い、それぞれのボートに対応する複
数のワード線と、複数組のビット線を設ける構成では、
セルサイズが大きくなり、大容量化が困難であるという
問題がある。また、タイムシェアリングアクセス方式で
は、先に取込まれたボートアクセスは従来例１の型のデ
ュアルボー１−ＲＡＭと同等にでき、問題がないが、後
で取込まれたボートのアクセスはかなり遅くなるという
欠点を有する。
ク・メモリセルを用い、それぞれのボートに対応する複
数のワード線と、複数組のビット線を設ける構成では、
セルサイズが大きくなり、大容量化が困難であるという
問題がある。また、タイムシェアリングアクセス方式で
は、先に取込まれたボートアクセスは従来例１の型のデ
ュアルボー１−ＲＡＭと同等にでき、問題がないが、後
で取込まれたボートのアクセスはかなり遅くなるという
欠点を有する。
本発明では、従来の問題点を解決するために、メモリブ
ロックをｎ個（２つ以上）設け、書込み時にはこれらｎ
個のメモリブロックに同時に同一データを書込むことに
より、常にｎ個のメモリブロックが同一データを保持す
るようにしておき、読出し時には、個々のメモリブロッ
クを個々のボートのデータ出力に接続することにより、
各ボートが独立に読出し動作し得るようにする。
ロックをｎ個（２つ以上）設け、書込み時にはこれらｎ
個のメモリブロックに同時に同一データを書込むことに
より、常にｎ個のメモリブロックが同一データを保持す
るようにしておき、読出し時には、個々のメモリブロッ
クを個々のボートのデータ出力に接続することにより、
各ボートが独立に読出し動作し得るようにする。
本発明の構成によれば、メモリセルに１トランジスタ型
等セルサイズが小さなものを用いることが可能になり、
メモリの大容量化を図ることができ、また、タイムシェ
アリングアクセス方式を用いないので、アクセス上の問
題もない。
等セルサイズが小さなものを用いることが可能になり、
メモリの大容量化を図ることができ、また、タイムシェ
アリングアクセス方式を用いないので、アクセス上の問
題もない。
第１図は本発明の多ボートメモリ方式の実施例の概要を
示す回路図で、この場合２ボートの場合を示す。第１図
において、メモリブロックを２つ設けてあり、該メモリ
ブロック１及び２はアドレスデコーダ、データＩＮ／デ
ータＯＵＴバッファ等を含んだ従来の汎用ＲＡＭＩチッ
プまたはこれに相当する回路である。また、Ａボートの
アドレスバス（Ａ、（Ａ））と、Ｂポートのアドレスバ
ス〔Ａ（Ｂ）〕の２つのバスを設け′ζあり、さらに、
Ａポートの書込み信号（畦（Ａ）バー〕及びデータ入力
（ＤＩＮ（Ａ））とＢポートの書込み信号（ＷＥ（Ｂ）
バー〕及び入力（ＤＩＮ（Ｂ））を有し、これらとメモ
リプロ・ツク１又は２との接続を制御するためのスイッ
チＳＡ１． ＳＡ２、ＳＢ１．ＳＢ２ 、及びＳｉＡ、
ＳｉＢを持つ。また、（ＤＯＵＴ （Ａ） ）、（
ＤＯＵＴ（Ｂ））と指示するのはＡボートのデータ出力
及びＢポートのデータ出力である。
示す回路図で、この場合２ボートの場合を示す。第１図
において、メモリブロックを２つ設けてあり、該メモリ
ブロック１及び２はアドレスデコーダ、データＩＮ／デ
ータＯＵＴバッファ等を含んだ従来の汎用ＲＡＭＩチッ
プまたはこれに相当する回路である。また、Ａボートの
アドレスバス（Ａ、（Ａ））と、Ｂポートのアドレスバ
ス〔Ａ（Ｂ）〕の２つのバスを設け′ζあり、さらに、
Ａポートの書込み信号（畦（Ａ）バー〕及びデータ入力
（ＤＩＮ（Ａ））とＢポートの書込み信号（ＷＥ（Ｂ）
バー〕及び入力（ＤＩＮ（Ｂ））を有し、これらとメモ
リプロ・ツク１又は２との接続を制御するためのスイッ
チＳＡ１． ＳＡ２、ＳＢ１．ＳＢ２ 、及びＳｉＡ、
ＳｉＢを持つ。また、（ＤＯＵＴ （Ａ） ）、（
ＤＯＵＴ（Ｂ））と指示するのはＡボートのデータ出力
及びＢポートのデータ出力である。
以上の構成において、データの書込みをＡボート側を例
にとって説明する。
にとって説明する。
第１図＜ｉ）にＡポート書込み時の接続を示しており、
スイッチＳ＾１をメモリブロック１側に接続すると共に
、スイッチＳＢＩをメモリブロック２側に接続して２つ
のメモリブロックをＡボートのアドレスバスＣＡ （Ａ
））につなぎ、Ａボートに与えられた書込みアドレスを
両メモリブロックに与える。一方、Ａポートのデータ人
力（ＤＩＮ（Ａ）〕をスイッチＳｉＡ及びＳｉＢでメモ
リブロック１及び２に接続し、かつ、書込み信号（ｗＥ
（Ａ）バー〕をスイッチＳＡＩ及びＳへ２を介して両メ
モリブロックに接続し、両メモリブロックの前記Ａボー
トの書込みアドレスに同時にデータを書込む。
スイッチＳ＾１をメモリブロック１側に接続すると共に
、スイッチＳＢＩをメモリブロック２側に接続して２つ
のメモリブロックをＡボートのアドレスバスＣＡ （Ａ
））につなぎ、Ａボートに与えられた書込みアドレスを
両メモリブロックに与える。一方、Ａポートのデータ人
力（ＤＩＮ（Ａ）〕をスイッチＳｉＡ及びＳｉＢでメモ
リブロック１及び２に接続し、かつ、書込み信号（ｗＥ
（Ａ）バー〕をスイッチＳＡＩ及びＳへ２を介して両メ
モリブロックに接続し、両メモリブロックの前記Ａボー
トの書込みアドレスに同時にデータを書込む。
なお、Ｂボート側の書込みの際には、同様に両メモリブ
ロック１及び２にＢボートに与えられたデて、スイッチ
ＳＡＩ、ＳＢＩはそれぞれアドレスバス〔Ａ （Ａ）
）及び（Ａ （Ｂ） ）側に切換えられＡポート及びＢ
ポートのアドレスを独立にメモリブロックｌ及び２に与
える。そして、メモリブロック１からＡボートのデータ
出力（ＤＯＩＪＴ （Ａ） ）にデータが読出され、
他方メモリブロック２からＢボートのデータ出力ＣＤ０
ＵＴ （Ｂ） ）にデータが読出される。この読出し
時には、従来例のようにタイムシェアリングアクセス方
式ではないので、続出し時間のバラツキの問題は生じな
い。また、メモリセルには１トランジスタ型の使用が可
能であるので、メモリブロックの面積の大幅な縮小が可
能である。
ロック１及び２にＢボートに与えられたデて、スイッチ
ＳＡＩ、ＳＢＩはそれぞれアドレスバス〔Ａ （Ａ）
）及び（Ａ （Ｂ） ）側に切換えられＡポート及びＢ
ポートのアドレスを独立にメモリブロックｌ及び２に与
える。そして、メモリブロック１からＡボートのデータ
出力（ＤＯＩＪＴ （Ａ） ）にデータが読出され、
他方メモリブロック２からＢボートのデータ出力ＣＤ０
ＵＴ （Ｂ） ）にデータが読出される。この読出し
時には、従来例のようにタイムシェアリングアクセス方
式ではないので、続出し時間のバラツキの問題は生じな
い。また、メモリセルには１トランジスタ型の使用が可
能であるので、メモリブロックの面積の大幅な縮小が可
能である。
本実施例の各；Ｉ、・（ソチの構成は、例えば、第２図
の論理回路で構成できる。第２図は、第１図のスイッチ
ＳＡＩを例にとって示したものである。第２図において
、ＮＯＲ回路■、■、■、■、■及びＮＯＴ回路■を有
する。ＮＯＲ回路■の入力にはＡポートの書込み信号（
ＷＥ （Ａ）バー〕とＡボートのアドレス（Ａ （Ａ）
）が印加される。ＮＯＲ回路■にはＢボートの書込み
信号（ＷＥ （Ｂ）バー〕とＢポートのアドレスが与え
られる。また、ＮＯＲＯＲ回路−Ａ、８両ポートの書込
み信号（ＷＥ（Ａ）バー〕及び（ＷＥ （Ｂ）バー〕と
Ａポートのアドレスが与えられる。そして、ＮＯＲ回路
■■の出力はＮＯＲ回路■に入力し、その出力がＮＯＴ
回路■を経てＮＯＲＯＲ回路一方の入力端子に接続し、
該ＮＯＲ回路■の他方の端子にはＮＯＲ回路・■の出力
が接続している。そして■の論理回路の出力はこの場合
メモリブロック１のアドレス入力端子に印加される。
の論理回路で構成できる。第２図は、第１図のスイッチ
ＳＡＩを例にとって示したものである。第２図において
、ＮＯＲ回路■、■、■、■、■及びＮＯＴ回路■を有
する。ＮＯＲ回路■の入力にはＡポートの書込み信号（
ＷＥ （Ａ）バー〕とＡボートのアドレス（Ａ （Ａ）
）が印加される。ＮＯＲ回路■にはＢボートの書込み
信号（ＷＥ （Ｂ）バー〕とＢポートのアドレスが与え
られる。また、ＮＯＲＯＲ回路−Ａ、８両ポートの書込
み信号（ＷＥ（Ａ）バー〕及び（ＷＥ （Ｂ）バー〕と
Ａポートのアドレスが与えられる。そして、ＮＯＲ回路
■■の出力はＮＯＲ回路■に入力し、その出力がＮＯＴ
回路■を経てＮＯＲＯＲ回路一方の入力端子に接続し、
該ＮＯＲ回路■の他方の端子にはＮＯＲ回路・■の出力
が接続している。そして■の論理回路の出力はこの場合
メモリブロック１のアドレス入力端子に印加される。
第２図の論理回路の各部の出力の状態を第２図の下方に
示してあり、その第１段は［ＷＥ （Ａ）バー］がｒＬ
Ｊ、 （ＷＥ （Ｂ）バー〕がｒＨＪ即ち、Ａボート
が書体みの時であり、論理回路■には書込みアドレスＡ
（Ａ）が出力しメモリブロック１に与えられる。また
、同時にメモリブロック２にもスイッチＳＢＩを介して
アドレスＡ （Ａ）が与えられる。次の段は（ＷＥ （
Ａ）バー〕がｒ Ｈｊ、（ＷＥ（Ｂ）バー）が［、Ｊ部
ち、Ｂポートが書込みの場合であり、論理回路■にはＢ
ポートの書込みアドレス（Ａ （１３） ］が出力し、
メモリブロック１に与えられる。最下段は（ＷＥ （Ａ
）バー〕がｒＨＪ 、 （ＷＥ （Ｂ）バー〕がｒＨＪ
即ち、Ａ、８両ポートとも読出しの場合であり、Ａポー
トの読出しアドレス（Ａ （Ａ） ）が出力し、メモリ
ブロック１に与えられる。
示してあり、その第１段は［ＷＥ （Ａ）バー］がｒＬ
Ｊ、 （ＷＥ （Ｂ）バー〕がｒＨＪ即ち、Ａボート
が書体みの時であり、論理回路■には書込みアドレスＡ
（Ａ）が出力しメモリブロック１に与えられる。また
、同時にメモリブロック２にもスイッチＳＢＩを介して
アドレスＡ （Ａ）が与えられる。次の段は（ＷＥ （
Ａ）バー〕がｒ Ｈｊ、（ＷＥ（Ｂ）バー）が［、Ｊ部
ち、Ｂポートが書込みの場合であり、論理回路■にはＢ
ポートの書込みアドレス（Ａ （１３） ］が出力し、
メモリブロック１に与えられる。最下段は（ＷＥ （Ａ
）バー〕がｒＨＪ 、 （ＷＥ （Ｂ）バー〕がｒＨＪ
即ち、Ａ、８両ポートとも読出しの場合であり、Ａポー
トの読出しアドレス（Ａ （Ａ） ）が出力し、メモリ
ブロック１に与えられる。
なお、以上ではスイッチＳＡＩを例示したが、他のスイ
ッチも同様に各ポートの書込み信号と各ポートのアドレ
ス信号を入力とする論理回路により実現される。
ッチも同様に各ポートの書込み信号と各ポートのアドレ
ス信号を入力とする論理回路により実現される。
第３図に、本実施例の全体図を示しである。図において
、各部の符号は第１図と統一してあり、前記メモリブロ
ック１及び２を備え、各メモリブロック１及び２はそれ
ぞれアドレスデコーダ（行デコーダ、列デコーダ）、セ
ルブロック１．２、データＩＮ／データＯＵＴ ハフ７
７ （Ｉ１０回路）等を有する。そして、さらに本実施
例においては、このメモリブロック１及び２にそれぞれ
Ａ、Ｂいずれのポートのアドレスを接続するかの切換え
制御を行なう系統選択回路ＰＳＥ！Ｌｌ及びＰＳＥＬ２
が備えられている。系統選択回路ＰＳＥＬＩは第１図の
スイッチＳＡＩを含む回路であり、ＰＳＩＥＬ２はスイ
ッチＳ８１を含む回路である。これらの系統選択回路に
はそれぞれＡポートのアドレス信号（Ａｏ ＝Ａｎ
（Ａ））とＢボートのアドレス信号（Ａｏ ＝Ａｎ
（Ｂ））及びＡボートの書込み信号（ＷＥ（Ａ）バーい
ずれのポートの書込み信号を入力するかの切換え制御を
行なうスイッチＳＡ２ 、ＳＢ２が備えられ、また、Ａ
、Ｂいずれのポートのデータを入力するかの切換制御を
行なうスイッチＳｉＡ 、Ｓ＋８が備えられるが、ここ
ではこれらの系統選択回路は１１０回路に含まれるもの
として特に図示していない。
、各部の符号は第１図と統一してあり、前記メモリブロ
ック１及び２を備え、各メモリブロック１及び２はそれ
ぞれアドレスデコーダ（行デコーダ、列デコーダ）、セ
ルブロック１．２、データＩＮ／データＯＵＴ ハフ７
７ （Ｉ１０回路）等を有する。そして、さらに本実施
例においては、このメモリブロック１及び２にそれぞれ
Ａ、Ｂいずれのポートのアドレスを接続するかの切換え
制御を行なう系統選択回路ＰＳＥ！Ｌｌ及びＰＳＥＬ２
が備えられている。系統選択回路ＰＳＥＬＩは第１図の
スイッチＳＡＩを含む回路であり、ＰＳＩＥＬ２はスイ
ッチＳ８１を含む回路である。これらの系統選択回路に
はそれぞれＡポートのアドレス信号（Ａｏ ＝Ａｎ
（Ａ））とＢボートのアドレス信号（Ａｏ ＝Ａｎ
（Ｂ））及びＡボートの書込み信号（ＷＥ（Ａ）バーい
ずれのポートの書込み信号を入力するかの切換え制御を
行なうスイッチＳＡ２ 、ＳＢ２が備えられ、また、Ａ
、Ｂいずれのポートのデータを入力するかの切換制御を
行なうスイッチＳｉＡ 、Ｓ＋８が備えられるが、ここ
ではこれらの系統選択回路は１１０回路に含まれるもの
として特に図示していない。
これらの系統選択回路は、先に第１図に関して説明した
のと同様な動作を行なうものである。
のと同様な動作を行なうものである。
以上、本発明について実施例を示したが、本発明がこれ
に限らず、特許請求の範囲内において種々変更可能であ
り、デュアルポート以上の多ボートＲＡＭに対しても適
用できること勿論である。
に限らず、特許請求の範囲内において種々変更可能であ
り、デュアルポート以上の多ボートＲＡＭに対しても適
用できること勿論である。
以上に説明したことから明らかなように、本発明の多ボ
ートメモリシステムによれば、メモリセルとして１トラ
ンジスタのセルを用いることが可能であり、従って、メ
モリブロックを複数個併設しなければならない点を考慮
しても、大容量化が可能になる。また、タイムシェアリ
ングアクセス方式を用いないの″で、従来例２に示した
ようなアクセススピード上の問題も生じない。
ートメモリシステムによれば、メモリセルとして１トラ
ンジスタのセルを用いることが可能であり、従って、メ
モリブロックを複数個併設しなければならない点を考慮
しても、大容量化が可能になる。また、タイムシェアリ
ングアクセス方式を用いないの″で、従来例２に示した
ようなアクセススピード上の問題も生じない。
第１図（ｉ）（ｉｉ）は本発明の詳細な説明するそれぞ
れＡボート書込み時、及びＡ、８両ポート読出し時の回
路接続図、第２図は本発明の実施例に用いるスイッチの
構成図、第３図は本発明の実絶倒の全体構成図、第４図
は従来例１の要部を示す図、第５図は従来例１の全体図
、第６図は従来例２のアクセス方式を示す動作波形図で
ある。 八（Ａ） ・・・ＡボートのアドレスＡ （Ｂ）
・・・ＢポートのアドレスＷＥ （Ａ）バー、ＷＥ （
Ｂ）バー・・・Ａ、 Ｂボー １−の書込み信号 ＤＩＮ （Ａ） 、 ＤＩＮ （Ｂ） ・・・Ａ、１
３ボートのデータ入力 ＤＯＵＴ （八）、 ＤＯＵＴ （Ｂ） ・・
・Ａ、１３ボートのデータ出力
れＡボート書込み時、及びＡ、８両ポート読出し時の回
路接続図、第２図は本発明の実施例に用いるスイッチの
構成図、第３図は本発明の実絶倒の全体構成図、第４図
は従来例１の要部を示す図、第５図は従来例１の全体図
、第６図は従来例２のアクセス方式を示す動作波形図で
ある。 八（Ａ） ・・・ＡボートのアドレスＡ （Ｂ）
・・・ＢポートのアドレスＷＥ （Ａ）バー、ＷＥ （
Ｂ）バー・・・Ａ、 Ｂボー １−の書込み信号 ＤＩＮ （Ａ） 、 ＤＩＮ （Ｂ） ・・・Ａ、１
３ボートのデータ入力 ＤＯＵＴ （八）、 ＤＯＵＴ （Ｂ） ・・
・Ａ、１３ボートのデータ出力
Claims (1)
- 【特許請求の範囲】 ｎ（ｎ≧２）ボートメモリにおいて、 メモリブロックをボートの数と同じｎ個設け、書込み時
にはこれらｎ個のメモリブロックに同時に同一データを
書込み、常にｎ個のメモリブロックが同一データを保持
するようにしておき、読出し時には、個々のメモリの出
力を個々のボートのデータ出力に接続することにより、
両ボートが独立に読出し動作を行なうようにすることを
特徴とる多ボートメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022649A JPS62180582A (ja) | 1986-02-04 | 1986-02-04 | 多ポ−トメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022649A JPS62180582A (ja) | 1986-02-04 | 1986-02-04 | 多ポ−トメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62180582A true JPS62180582A (ja) | 1987-08-07 |
Family
ID=12088696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022649A Pending JPS62180582A (ja) | 1986-02-04 | 1986-02-04 | 多ポ−トメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62180582A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260908A (en) * | 1991-04-24 | 1993-11-09 | Kabushiki Kaisha Toshiba | Multiport memory device |
| US5805873A (en) * | 1994-11-30 | 1998-09-08 | Hitachi Micro Systems, Inc. | Phase linking of output clock with master clock in memory architecture |
| US5808487A (en) * | 1994-11-30 | 1998-09-15 | Hitachi Micro Systems, Inc. | Multi-directional small signal transceiver/repeater |
-
1986
- 1986-02-04 JP JP61022649A patent/JPS62180582A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260908A (en) * | 1991-04-24 | 1993-11-09 | Kabushiki Kaisha Toshiba | Multiport memory device |
| US5805873A (en) * | 1994-11-30 | 1998-09-08 | Hitachi Micro Systems, Inc. | Phase linking of output clock with master clock in memory architecture |
| US5808487A (en) * | 1994-11-30 | 1998-09-15 | Hitachi Micro Systems, Inc. | Multi-directional small signal transceiver/repeater |
| US6065092A (en) * | 1994-11-30 | 2000-05-16 | Hitachi Micro Systems, Inc. | Independent and cooperative multichannel memory architecture for use with master device |
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