JPS62180598A - プログラマブルリ−ドオンリメモリ装置 - Google Patents
プログラマブルリ−ドオンリメモリ装置Info
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- JPS62180598A JPS62180598A JP61022268A JP2226886A JPS62180598A JP S62180598 A JPS62180598 A JP S62180598A JP 61022268 A JP61022268 A JP 61022268A JP 2226886 A JP2226886 A JP 2226886A JP S62180598 A JPS62180598 A JP S62180598A
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- Japan
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- Pending
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- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラマブルリードオンリメモリ装置に係
わり、特に、アドレス端子を多の目的、例えは、制御端
子等に使用してビン数の減少を図ったプログラマブルリ
ードオンリメモリ装置に関する。
わり、特に、アドレス端子を多の目的、例えは、制御端
子等に使用してビン数の減少を図ったプログラマブルリ
ードオンリメモリ装置に関する。
一般に、プログラマブルリードオンリメモリ装置は、書
き込みモードと読み出しモードとで使用され、曹き込み
モードでは、選択された記憶素子に高電界下で発生する
キャリヤを保持させ、一方、読み出しモードでは、キャ
リヤを保持している記憶素子の閾値とキャリヤを保持し
ていない記憶索子の閾値との差に基づき、記憶されてい
る二値情報の判別を行なう。従って、プログラマブルリ
−ドオンリメモリ装置では、アドレス信号の印加される
アドレス端子と、データ信号の印加されるデータ端子と
の他に、各極制御信号、例えば、書込イネーブル、チッ
プイネーブル、出力イネーブル等の印加される制御端子
と、データ書込用高電圧、動作用電源電圧、接地電圧の
電源端子とが必要である。
き込みモードと読み出しモードとで使用され、曹き込み
モードでは、選択された記憶素子に高電界下で発生する
キャリヤを保持させ、一方、読み出しモードでは、キャ
リヤを保持している記憶素子の閾値とキャリヤを保持し
ていない記憶索子の閾値との差に基づき、記憶されてい
る二値情報の判別を行なう。従って、プログラマブルリ
−ドオンリメモリ装置では、アドレス信号の印加される
アドレス端子と、データ信号の印加されるデータ端子と
の他に、各極制御信号、例えば、書込イネーブル、チッ
プイネーブル、出力イネーブル等の印加される制御端子
と、データ書込用高電圧、動作用電源電圧、接地電圧の
電源端子とが必要である。
従来のプログラマブルリードオンリメモリ装置は、アド
レス端子とデータ端子と電源端子とを書き込みモードと
読み出しモードとで共通に使用しており、各種制御端子
は制御信号毎にそれぞれ設けたものと、同一の制御端子
に書き込みモードと読み出しモードとで別個の制御信号
を印加可能なものとがあった。
レス端子とデータ端子と電源端子とを書き込みモードと
読み出しモードとで共通に使用しており、各種制御端子
は制御信号毎にそれぞれ設けたものと、同一の制御端子
に書き込みモードと読み出しモードとで別個の制御信号
を印加可能なものとがあった。
しかしながら、一般に、書き込みモード時には、書込イ
ネーブル信号、出力イネーブル信号、チップイネーブル
信号の３つの制御信号を必要としているが、読み出しモ
ード時には、チップイネーブル信号のみでよく、書き込
みモードと読み出しモードとでは必要とされるル１」両
信号の数が異なっている。したがって、従来のプログラ
マブルリードオンリメモリ装置は、制御信号毎に制御端
子を設ける場合はもちろん、制御端子を１−き込みモー
ドと読み出しモードとで異なる制御信号の入力に使用す
るにしても、少なくとも書き込みモード時に必要とされ
る制御信号と同数の制御端子が必要となシ、集積度の向
上によりアドレス空間が拡大すると必要なピンが増加す
るという問題点があった。
ネーブル信号、出力イネーブル信号、チップイネーブル
信号の３つの制御信号を必要としているが、読み出しモ
ード時には、チップイネーブル信号のみでよく、書き込
みモードと読み出しモードとでは必要とされるル１」両
信号の数が異なっている。したがって、従来のプログラ
マブルリードオンリメモリ装置は、制御信号毎に制御端
子を設ける場合はもちろん、制御端子を１−き込みモー
ドと読み出しモードとで異なる制御信号の入力に使用す
るにしても、少なくとも書き込みモード時に必要とされ
る制御信号と同数の制御端子が必要となシ、集積度の向
上によりアドレス空間が拡大すると必要なピンが増加す
るという問題点があった。
本発明は、書き込みモード時には複数のアドレス端子の
所一定の端子を電源端子とし、他の所定のアドレス端子
を制御端子と、＆数のデータ端子の一定の端子をページ
入力端子として機能させ、制御手段をページアドレス方
式によりデータを記憶素子に書き込ませるようにし、書
き込みモード時に必要な制御信号の入力をアドレス端子
から入力させることにより、制御端子数の減少を図９、
もって、アドレス空間の拡大に備えられるよりにしたこ
とを要旨とする。
所一定の端子を電源端子とし、他の所定のアドレス端子
を制御端子と、＆数のデータ端子の一定の端子をページ
入力端子として機能させ、制御手段をページアドレス方
式によりデータを記憶素子に書き込ませるようにし、書
き込みモード時に必要な制御信号の入力をアドレス端子
から入力させることにより、制御端子数の減少を図９、
もって、アドレス空間の拡大に備えられるよりにしたこ
とを要旨とする。
次に、本発明について図面を参照して説明する。
図は本発明の一実施例に係わるプログラマブルリードオ
ンリメモリ装置を説明するためのチップ２０のピン配置
図である。
ンリメモリ装置を説明するためのチップ２０のピン配置
図である。
この実施例は、３２ワード×４ビツトの記憶容量を持つ
プログラマブルリードオンリメモリ装置であり、読み出
しモード時にはアドレス入力端子ＡＱ−Ａ４で記憶素子
のアドレス指定をしデータ端子Ｄｏ−Ｄ３にデータを読
み出す。読み出しモード時には、電源端子ＶｃｃＡＮＤ
と、制御端子としてはチップイネーブル端子（ＣＢ）と
を必要としている。通常の書込み時には、高電圧供給端
子と制御端子名々１つずつ計２つが必要となシ、従来の
方式では端子数を増加させなければ書込みは不可能であ
るが、本発明を用いると書込みは可能となる。
プログラマブルリードオンリメモリ装置であり、読み出
しモード時にはアドレス入力端子ＡＱ−Ａ４で記憶素子
のアドレス指定をしデータ端子Ｄｏ−Ｄ３にデータを読
み出す。読み出しモード時には、電源端子ＶｃｃＡＮＤ
と、制御端子としてはチップイネーブル端子（ＣＢ）と
を必要としている。通常の書込み時には、高電圧供給端
子と制御端子名々１つずつ計２つが必要となシ、従来の
方式では端子数を増加させなければ書込みは不可能であ
るが、本発明を用いると書込みは可能となる。
すなわち、図において、アドレス入力端子Ａ２は高電圧
供給端子として、Ａ３ Ａ４は書込み時の制御信号、
書込イネーブル信号ＷＥと出力イネーブル信号ＯＥの印
加される端子として機能する。アドレス端子を穐々の機
能の端子としたことにょ）不足するアドレスは、ページ
アドレス方式を書込み時は用いる事とし、データ端子Ｄ
Ｏ〜Ｄ２ｔ−ベージ入力端子と兼用して、８ページ×４
ワード×４ビツトという形式で書込みを行なう。その結
果、端子数を増加させないで書込みが可能となる。
供給端子として、Ａ３ Ａ４は書込み時の制御信号、
書込イネーブル信号ＷＥと出力イネーブル信号ＯＥの印
加される端子として機能する。アドレス端子を穐々の機
能の端子としたことにょ）不足するアドレスは、ページ
アドレス方式を書込み時は用いる事とし、データ端子Ｄ
Ｏ〜Ｄ２ｔ−ベージ入力端子と兼用して、８ページ×４
ワード×４ビツトという形式で書込みを行なう。その結
果、端子数を増加させないで書込みが可能となる。
書き込みモード時には、アドレス端子Ａ２に高電圧が供
給されると、チップ２０内の制御回路は書き込みモード
で機能し、ページアドレス方式でデータの書き込みを行
なう。
給されると、チップ２０内の制御回路は書き込みモード
で機能し、ページアドレス方式でデータの書き込みを行
なう。
以上説明してきたように、本発明によれば、データの書
き込み時にページアドレス方式を採用したので、アドレ
ス端子の所定の端子を制御端子および電源端子として使
用できるようになシ、制御端子数の減少、あるいは、全
体の端子数を増加させることなくアドレス空間の増加を
図ることができる。
き込み時にページアドレス方式を採用したので、アドレ
ス端子の所定の端子を制御端子および電源端子として使
用できるようになシ、制御端子数の減少、あるいは、全
体の端子数を増加させることなくアドレス空間の増加を
図ることができる。
図は本発明の一実施例を示すピン配置図である。
ＡＯ〜Ａ４・・・・・・アドレス端子、Ｄｏ−Ｄ３ ・
・・・・データ端子、ｖｌ）ｐ 、 Ｖｃｃ 、 Ｇ
Ｎ Ｌ）−−電源端子、ＷＥ、ＯＥ。 ＣＥ・・・・・・制御端子。
・・・・データ端子、ｖｌ）ｐ 、 Ｖｃｃ 、 Ｇ
Ｎ Ｌ）−−電源端子、ＷＥ、ＯＥ。 ＣＥ・・・・・・制御端子。
Claims (1)
- 複数の記憶素子で構成された記憶空間と、複数のアドレ
ス端子を有し該アドレス端子に印加されるアドレス信号
に基づき前記記憶空間内の任意の記憶素子をアドレス指
定するアドレス手段と、データ信号の印加される複数の
データ端子と、複数の電圧がそれぞれ供給される複数の
電源端子と、書き込みモードと読み出しモードとに必要
な複数の制御信号の印加される制御端子を有し前記制御
信号に基づきアドレス信号で指定された記憶素子にデー
タ信号で表わされたデータを書き込み、またはデータを
読み出す制御手段とを有するプログラマブルリードオン
リメモリ装置において、書き込みモード時には複数のア
ドレス端子の所定の端子を電源端子とし、他の所定のア
ドレス端子を制御端子と、複数のデータ端子の一定の端
子をページ入力端子として機能させ、制御手段をページ
アドレス方式によりデータを記憶素子に書き込ませるよ
うにしたことを特徴とするプログラマブルリードオンリ
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022268A JPS62180598A (ja) | 1986-02-03 | 1986-02-03 | プログラマブルリ−ドオンリメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022268A JPS62180598A (ja) | 1986-02-03 | 1986-02-03 | プログラマブルリ−ドオンリメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62180598A true JPS62180598A (ja) | 1987-08-07 |
Family
ID=12078021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022268A Pending JPS62180598A (ja) | 1986-02-03 | 1986-02-03 | プログラマブルリ−ドオンリメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62180598A (ja) |
-
1986
- 1986-02-03 JP JP61022268A patent/JPS62180598A/ja active Pending
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