JPS6218062A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6218062A JPS6218062A JP60156092A JP15609285A JPS6218062A JP S6218062 A JPS6218062 A JP S6218062A JP 60156092 A JP60156092 A JP 60156092A JP 15609285 A JP15609285 A JP 15609285A JP S6218062 A JPS6218062 A JP S6218062A
- Authority
- JP
- Japan
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- resistor
- oxide film
- silicon oxide
- aperture
- constitution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に入力保護回路を改良し
た半導体装置に係わる。
た半導体装置に係わる。
周知の如く、大規模集積回路（ＬＳｉ）の高密度化、高
速化に伴って使用されるＭＯＳトランジスタのゲート酸
化腹は次第に簿くなっている。そのため、外部からのサ
ージパルスによるＭＯ８型ＩＣ（集積回路）の入力段の
ゲート破壊を防止する手段が必要となり、例えば第２図
に等価回路に示した様な入力保護装置を一体的に集積す
る事が行われる。即ち、Ｑｌ、Ｑ２は夫々ＭＯ８型［Ｃ
の入力段インバータを構成するドライバ用ＭＯＳトラン
ジスタ、負荷用ＭＯＳトランジスタであって、前記ドラ
イバ用Ｍ ＯＳ ｌ−ランジスタＱ２のゲートと接地電
位間に保護用ＭＯ８ｌ−ランジスタＱ３を設けるととも
に、ＭＯＳトランジスタＱ１のゲートと信号入力端の間
に抵抗Ｒを介在させている。
速化に伴って使用されるＭＯＳトランジスタのゲート酸
化腹は次第に簿くなっている。そのため、外部からのサ
ージパルスによるＭＯ８型ＩＣ（集積回路）の入力段の
ゲート破壊を防止する手段が必要となり、例えば第２図
に等価回路に示した様な入力保護装置を一体的に集積す
る事が行われる。即ち、Ｑｌ、Ｑ２は夫々ＭＯ８型［Ｃ
の入力段インバータを構成するドライバ用ＭＯＳトラン
ジスタ、負荷用ＭＯＳトランジスタであって、前記ドラ
イバ用Ｍ ＯＳ ｌ−ランジスタＱ２のゲートと接地電
位間に保護用ＭＯ８ｌ−ランジスタＱ３を設けるととも
に、ＭＯＳトランジスタＱ１のゲートと信号入力端の間
に抵抗Ｒを介在させている。
このような入力保護装置において、外部からのサージパ
ルスの大きさに対しては保護用ＭＯＳトランジスタＱ３
のドレイン耐圧が有効な保１１能を果たす。また、急峻
な立上がりのサージパルスに対しては保護用ＭｏＳトラ
ンジスタＱ３の接続点に存在する浮遊容量Ｃ８と抵抗Ｒ
からなる回路がサージパルスの立上がりを緩やかなもの
とすることにより保ｒ！！機能を果たす。
ルスの大きさに対しては保護用ＭＯＳトランジスタＱ３
のドレイン耐圧が有効な保１１能を果たす。また、急峻
な立上がりのサージパルスに対しては保護用ＭｏＳトラ
ンジスタＱ３の接続点に存在する浮遊容量Ｃ８と抵抗Ｒ
からなる回路がサージパルスの立上がりを緩やかなもの
とすることにより保ｒ！！機能を果たす。
しかしながら、従来技術によれば、以下に示す問題点を
有する。
有する。
■最近の素子寸法の縮小に伴い高集積化、チャネル長の
減少はチップ全体の発熱量を増やし集積回路の熱設計を
難しくする。
減少はチップ全体の発熱量を増やし集積回路の熱設計を
難しくする。
■抵抗を形成する素子膜が絶縁膜で覆われているため、
熱が充満する。
熱が充満する。
■サージパルスが入力する場合、抵抗を形成する半導体
膜が熱により溶断される、あるいは抵抗値が熱により代
わり所望の値が得られない事がある。
膜が熱により溶断される、あるいは抵抗値が熱により代
わり所望の値が得られない事がある。
■抵抗４で発生した熱がその周辺のトランジスタの特性
を変化させ、装置の信頼性を下げる。
を変化させ、装置の信頼性を下げる。
本発明は上記事情に鑑みてなされたもので、簡単な構成
であるとともに、外部からのサージパルスあるいは入力
により入力保護の抵抗体に発生した熱の放熱を改善し発
熱効果による劣化を防止しえる半導体装置を提供するこ
とを目的とする。
であるとともに、外部からのサージパルスあるいは入力
により入力保護の抵抗体に発生した熱の放熱を改善し発
熱効果による劣化を防止しえる半導体装置を提供するこ
とを目的とする。
〔発明の概要〕
本発明は、少なくとも入力保護用の抵抗体上の絶縁膜を
開口させることにより、簡単な構成で放熱効果を達成し
て劣化を防止しようとするものである。具体的には、本
発明は、半導体集積回路の外部導出端子と前記集積回路
の内部回路との間に配設された入力保護回路の抵抗体と
、少なくとも前記抵抗体に対応する部分に開口部を有す
る絶縁膜とを具備することを特徴とする。
開口させることにより、簡単な構成で放熱効果を達成し
て劣化を防止しようとするものである。具体的には、本
発明は、半導体集積回路の外部導出端子と前記集積回路
の内部回路との間に配設された入力保護回路の抵抗体と
、少なくとも前記抵抗体に対応する部分に開口部を有す
る絶縁膜とを具備することを特徴とする。
以下、本発明の実施例を図を参照して説明する。
実施例１
第１図（ａ）、（ｂ）を参照する。ここで、同図（ｂ）
は同図（ａ）のＡ−Ａ線に沿う断面図である。
は同図（ａ）のＡ−Ａ線に沿う断面図である。
図中の１１は、Ｐ型の半導体基板である。この基板１１
の表面には、フィールド酸化膜１２が設けられている。
の表面には、フィールド酸化膜１２が設けられている。
このフィールド酸化膜１２で囲まれる前記基板１１の表
面にはＮ＋型のソース・ドレイン領域１３．１４が夫々
設けられており、同基板１１上にはゲート酸化膜１５を
介して多結晶シリコンからなるゲート電極１６が設けら
れている。前記ゲート電極１６はソース領域１３に短絡
されて接地されている。また、ドレイン領域１４はＡｊ
２配線１７に接続され、ＭＯ８ＩＣ本体（図示せず）の
入力段のゲートに導かれる。ここで、前記ソース・ドレ
イン領域１３．１４及びゲート電極１６より保護用トラ
ンジスタが構成されている。前記フィールド酸化膜１２
上には、多結晶シリコンからなる抵抗体１８が細長く蛇
行して設けられている。前記抵抗体１８の一端は前記保
護用トランジスタのドレイン領域１４とコンタクト１９
を介して接続され、他端はチップの信号入力端（外部導
出端子）となる復配ポンディングパッドに接続されてい
る。なお、前記抵抗体１８は必要に応じて不純物をドー
プして所望の比抵抗を得、その寸法を選んで所望の抵抗
値に設定される。前記フィールド酸化膜１２を含む基板
１１上には絶縁膜としての第１のシリコン酸化ｌ１２０
、第２のシリコン酸化膜２１が夫々設けられ、前記抵抗
体１８に対応する前記シリコン酸化ｌ！２０．２１には
開口部（第１図（ａ）の斜線部分）２２が設けられてい
る。前記第２のシリコン酸化膜２１の一部は開口され２
、この開口された部分（窓）２３の直下の第１のシリコ
ン酸化１Ｉ２０上にはＡ２からなるポンディングパッド
２４が設けられている。
面にはＮ＋型のソース・ドレイン領域１３．１４が夫々
設けられており、同基板１１上にはゲート酸化膜１５を
介して多結晶シリコンからなるゲート電極１６が設けら
れている。前記ゲート電極１６はソース領域１３に短絡
されて接地されている。また、ドレイン領域１４はＡｊ
２配線１７に接続され、ＭＯ８ＩＣ本体（図示せず）の
入力段のゲートに導かれる。ここで、前記ソース・ドレ
イン領域１３．１４及びゲート電極１６より保護用トラ
ンジスタが構成されている。前記フィールド酸化膜１２
上には、多結晶シリコンからなる抵抗体１８が細長く蛇
行して設けられている。前記抵抗体１８の一端は前記保
護用トランジスタのドレイン領域１４とコンタクト１９
を介して接続され、他端はチップの信号入力端（外部導
出端子）となる復配ポンディングパッドに接続されてい
る。なお、前記抵抗体１８は必要に応じて不純物をドー
プして所望の比抵抗を得、その寸法を選んで所望の抵抗
値に設定される。前記フィールド酸化膜１２を含む基板
１１上には絶縁膜としての第１のシリコン酸化ｌ１２０
、第２のシリコン酸化膜２１が夫々設けられ、前記抵抗
体１８に対応する前記シリコン酸化ｌ！２０．２１には
開口部（第１図（ａ）の斜線部分）２２が設けられてい
る。前記第２のシリコン酸化膜２１の一部は開口され２
、この開口された部分（窓）２３の直下の第１のシリコ
ン酸化１Ｉ２０上にはＡ２からなるポンディングパッド
２４が設けられている。
しかして、本発明によれば、以下に示す効果を有する。
■抵抗体１８が第１、第２のシリコン酸化膜２０．２１
の開口部２２を介してチップ外の雰囲気に接するように
なっているため、抵抗体１８から発生する熱をチップ外
発散することができる。
の開口部２２を介してチップ外の雰囲気に接するように
なっているため、抵抗体１８から発生する熱をチップ外
発散することができる。
従って、周辺のトランジスタの特性を変化させるのを防
止できる。
止できる。
■上記と同様な理由により、サージパルスの入力した際
の抵抗体１８の熱溶断の限界を高める事ができる。
の抵抗体１８の熱溶断の限界を高める事ができる。
■入力保護装置が従来のＬＳＩの場合と比べて新たな面
積を用意したり、ＬＳＩの小型化、高密度化を阻害する
ような手段を何等講じる事なく、熱の発散を容易にし、
有効に入力段ゲートの破壊を防止できる。
積を用意したり、ＬＳＩの小型化、高密度化を阻害する
ような手段を何等講じる事なく、熱の発散を容易にし、
有効に入力段ゲートの破壊を防止できる。
■熱を発散させるためのシリコン酸化１１２０、２１の
開口部２２はポンディングパッド２４用の窓２３やコン
タクト１９と同一工程で形成できるので、半導体装置の
製造工程を同等複雑にすることはない。
開口部２２はポンディングパッド２４用の窓２３やコン
タクト１９と同一工程で形成できるので、半導体装置の
製造工程を同等複雑にすることはない。
実施例２
第３図（ａ＞、（ｂ）を参照する。ここで、同図（ｂ）
は同図（ａ＞のＢ−Ｂ線に沿う断面図である。
は同図（ａ＞のＢ−Ｂ線に沿う断面図である。
図中の３１（第３図（ａ）の斜線部分）は、抵抗体１８
が存在する周辺領域上の第１、第２のシリコン酸化膜２
０，２１に設けられた開口部である。
が存在する周辺領域上の第１、第２のシリコン酸化膜２
０，２１に設けられた開口部である。
実施例２の半導体装置によれば、開口部３１の領域が実
施例１と比べ大きいため一層の熱発散効果を期待できる
。
施例１と比べ大きいため一層の熱発散効果を期待できる
。
実施例３
第４図（ａ）、（ｂ）を参照する。ここで、同図（ｂ）
は同図（ａ＞のＣ−Ｃ線に沿う断面図である。
は同図（ａ＞のＣ−Ｃ線に沿う断面図である。
図中の４１は、Ｐ型の半導体基板１１の表面に設けられ
た抵抗体としての不純物層である。この不純物！１１４
１に対応する前記第１、第２のシリコン酸化膜２０．２
１には、開口部４２が設けられている。
た抵抗体としての不純物層である。この不純物！１１４
１に対応する前記第１、第２のシリコン酸化膜２０．２
１には、開口部４２が設けられている。
実施例４
第５図（ａ）、（ｂ）を参照する。ここで、同図（ｂ）
は同図（ａ）のＤ−Ｄ線に沿う断面図である。
は同図（ａ）のＤ−Ｄ線に沿う断面図である。
本実施例は、半導体基板１１の表面に実施例３と同様抵
抗体としての不純物層４１を設け、かつこの不純物層４
１が存在する周辺領域上の前記第１、第２のシリコン酸
化１１ｇ２０，２１に実施例２と同様開口部３１を設け
たものである。
抗体としての不純物層４１を設け、かつこの不純物層４
１が存在する周辺領域上の前記第１、第２のシリコン酸
化１１ｇ２０，２１に実施例２と同様開口部３１を設け
たものである。
なお、上記実施例では、半導体基板を用いた場合につい
て述べたが、これに限らず、サファイア等のような絶縁
性基板上に半導体層を形成したものでもよい。
て述べたが、これに限らず、サファイア等のような絶縁
性基板上に半導体層を形成したものでもよい。
以上詳述した如く本発明によれば、簡単な構造で抵抗体
による熱を十分発散して素子の劣化を防止しえる等種々
の効果を有する半導体装置を提供できるものである。
による熱を十分発散して素子の劣化を防止しえる等種々
の効果を有する半導体装置を提供できるものである。
第１図（ａ）は本発明の実施例１に係る半導体装置の平
面図、同図（ｂ）は同図（ａ）のＡ−Ａ線に沿う断面図
、第２図はＭＯ８型ＩＣの入力保護装置の回路図、第３
図（ａ）は本発明の実施例２に係る半導体装置の平面図
、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第
４図（ａ）は本発明の実施例３に係る半導体装置の平面
図、同図（ｂ）は同図（ａ）のＣ−Ｃ線に沿う断面図、
第５図（ａ）は本発明の実施例４に係る半導体装置の平
面図、同図（ｂ）は同図（ａ＞のＤ−Ｄ線に沿う断面図
である。 １１・・・Ｐ型の半導体基板、１２・・・フィールド酸
化膜、１３・・・Ｎ＋型のソース領域、１４・・・Ｎ＋
型のドレイン領域、１５・・・ゲート酸化膜、１６・・
・ゲート電極、１７・・・Ａ２配線、１８・・・多結晶
シリコンからなる抵抗体、２０．２１・・・シリコン酸
化膜、２２．３１，４２・・・開口部、２３・・・窓、
２４・・・ボンゲイングバッド、４１・・・不純物層。
面図、同図（ｂ）は同図（ａ）のＡ−Ａ線に沿う断面図
、第２図はＭＯ８型ＩＣの入力保護装置の回路図、第３
図（ａ）は本発明の実施例２に係る半導体装置の平面図
、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第
４図（ａ）は本発明の実施例３に係る半導体装置の平面
図、同図（ｂ）は同図（ａ）のＣ−Ｃ線に沿う断面図、
第５図（ａ）は本発明の実施例４に係る半導体装置の平
面図、同図（ｂ）は同図（ａ＞のＤ−Ｄ線に沿う断面図
である。 １１・・・Ｐ型の半導体基板、１２・・・フィールド酸
化膜、１３・・・Ｎ＋型のソース領域、１４・・・Ｎ＋
型のドレイン領域、１５・・・ゲート酸化膜、１６・・
・ゲート電極、１７・・・Ａ２配線、１８・・・多結晶
シリコンからなる抵抗体、２０．２１・・・シリコン酸
化膜、２２．３１，４２・・・開口部、２３・・・窓、
２４・・・ボンゲイングバッド、４１・・・不純物層。
Claims (1)
- 半導体集積回路の外部導出端子と前記集積回路の内部
回路との間に配設された入力保護回路の抵抗体と、少な
くとも前記抵抗体に対応する部分に開口部を有する絶縁
膜とを具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156092A JPS6218062A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156092A JPS6218062A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218062A true JPS6218062A (ja) | 1987-01-27 |
Family
ID=15620132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60156092A Pending JPS6218062A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214497A (en) * | 1988-05-25 | 1993-05-25 | Hitachi, Ltd. | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
| US6335561B2 (en) | 1998-01-20 | 2002-01-01 | Rohm Co., Ltd. | Semiconductor device having a passivation film |
-
1985
- 1985-07-17 JP JP60156092A patent/JPS6218062A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214497A (en) * | 1988-05-25 | 1993-05-25 | Hitachi, Ltd. | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
| US6335561B2 (en) | 1998-01-20 | 2002-01-01 | Rohm Co., Ltd. | Semiconductor device having a passivation film |
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