JPH0345904B2 - - Google Patents

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JPH0345904B2
JPH0345904B2 JP59166823A JP16682384A JPH0345904B2 JP H0345904 B2 JPH0345904 B2 JP H0345904B2 JP 59166823 A JP59166823 A JP 59166823A JP 16682384 A JP16682384 A JP 16682384A JP H0345904 B2 JPH0345904 B2 JP H0345904B2
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polycrystalline silicon
resistor
well
semiconductor substrate
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Takehide Shirato
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に半導体集積回
路装置における入出力トランジスタ保護手段の構
造に関する。
半導体集積回路装置特にMOS構造の半導体集
積回路装置（MOSIC）においては、入力信号線
あるいは出力信号線に乗つて該ICに外部から印
加される静電気等のノイズによつて、入力トラン
ジスタや出力トランジスタが破壊されるのを防止
するために、通常入力パツドと入力トランジスタ
との間及び出力パツドと出力トランジスタとの間
に保護回路素子が設けられる。
近時高集積化が進むに伴つて、ゲート酸化膜厚
が薄くなり更には拡散領域が浅くなつて、該入出
力トランジスタのノイズに対する耐性が低下して
来ているので、より効果的な保護回路素子の開発
が強く要望されている。
〔従来の技術〕
従来半導体ICの入出力保護回路素子として、
不純物拡散層が用いられていた。
第５図は該従来の入出力保護回路素子を模式的
に表した側断面図で、図中１はｎ型半導体基板、
２はp-型ウエル、３はp+型抵抗拡散層、４はn+
型抵抗拡散層、５は絶縁膜、６はアルミニウム配
線を示している。
かかる構造の保護回路は拡散層の抵抗Ｒと大き
な接合容量Ｃから構成される時定数によつて外部
ノイズによる高電圧を鈍らせ入出力トランジスタ
を保護する効果、及び拡散層と基板間、拡散層と
ｐ型ウエル間のダイオードの順方向特性を利用し
た保護効果がある。
然し該構造における抵抗拡散層は、例えば
MOSICにおいてソース・ドレイン拡散領域と同
時に形成されるので、高密度高集積化に伴つてそ
の接合深さが浅くなつて来た現状において、静電
気等の外部ノイズによつて接合破壊を起こし、配
線６と基板１或いはウエル２がシヨートするとい
う問題を生じている。
またｐ型の抵抗拡散層３においては、シート抵
抗が高いために動作速度の低下を招いていた。
そこで近時試みられているのが、多結晶シリコ
ンよりなる抵抗体を用いる構造である。
第６図は上記多結晶シリコン抵抗体を用いて構
成した保護回路素子の一例を模式的に示す側断面
図である。
同図において、５は絶縁膜、６はアルミニウム
配線、７は多結晶シリコン抵抗体、１１は半導体
基板、１５は酸化膜、１６は薄い酸化膜を示す。
この構造は抵抗値を低く選べるので高速化には
有利である。然し保護素子が酸化膜１５即ち絶縁
膜上に形成されるので、微小面積では大きな容量
Ｃが形成出来ないためにCR時定数によつて高電
圧ノイズを鈍らせる効果が少ない。
そのためにこの構造の保護素子においては、外
部から印加される高電圧ノイズによつて、多結晶
シリコン抵抗体の外部ノイズが導入される配線と
のコンタクト部が瞬間的に高温に加熱されて焼損
して該保護素子が断線したり、下部の酸化膜に生
じた欠陥のために基板１１への電流リークが増加
するという問題がある。
〔発明が解決しようとする問題点〕
本発明が解決しようとする問題点は、上述のよ
うに従来の保護回路素子において生じていた、接
合破壊や焼損による信頼性の低下にある。
〔問題点を解決するための手段〕
上記問題点の解決は、入力パツドと入力トラン
ジスタとの間あるいは出力パツドと出力トランジ
スタとの間の両方もしくは何れか一方の間を、半
導体基板との間を絶縁膜によつて隔離して該半導
体基板上に形成した抵抗体パターンを介して接続
し、該抵抗体パターンの下部の半導体基板面に該
半導体基板と反対導電型の不純物拡散領域を設
け、該抵抗体パターンの両端部もしくは一端部を
配線を介して該不純物拡散領域に接続してなる本
発明による半導体装置によつてなされる。
〔作用〕 即ち本発明は保護素子を抵抗体パターンにより
形成し、該抵抗体層パターン下部の半導体基板面
に該基板と反対導電型の拡散領域を設け、これに
よつて抵抗体パターン下部の絶縁膜に欠陥が生じ
た際の該抵抗体パターンと基板間に生ずる電流リ
ークを防止し、 更には該反対導電型拡散領域を該抵抗体パター
ンに配線を介して接続することによつて該抵抗体
パターンに大きな接合容量を付加して、高電圧パ
ルスの波形を鈍らせる効果を増大せしめ且つ高電
圧パルスの印加を分散させる効果を生ぜしめたも
のであり、 高電圧パルスの波形を鈍らせる効果と高電圧パ
ルスの印加を抵抗体パターンと反対導電型拡散領
域に分散させた効果及び反対導電型の拡散領域を
抵抗体パターンの下部に設けた効果によつて、抵
抗体パターンの焼損、接合破壊、基板に対する電
流リークの防止された信頼性の高い保護素子が提
供される。
〔実施例〕
以下本発明を図示実施例により、具体的に説明
する。
第１図は本発明の保護回路素子の第１の実施例
における模式側断面図ａ、模式上面図ｂ及びその
配置構成を含む模式回路図ｃ、第２図乃至第３図
は第２乃至第３の実施例における模式側断面図
で、第４図は第１の実施例の変形例における模式
側断面図である。
全図を通じ同一対象物は同一符号で示す。
本発明の保護回路素子が活性領域上に形成され
る第１の実施例を示す第１図ａ，ｂ，ｃにおい
て、２１はｎ型半導体基板、２２はトランジスタ
形成部のウエルと同時に形成された深さ3μｍ、
不純物濃度1016〜1017cm-3程度のp-型ウエル、２
３はソース・ドレイン領域と同時に形成された深
さ3000〜6000Å、不純物濃度1020cm-3程度のp+型
コンタクト拡散領域、２４はフイールド酸化膜、
２５はゲート酸化膜と同時に形成された厚さ350
Å程度の酸化膜（ゲート酸化膜と略称する）、２
６はゲート電極と同時に形成された厚さ4000Å、
シート抵抗30Ω／□程度の多結晶シリコン抵抗
体、２７は薄い酸化膜、２８は燐珪酸ガラス等の
絶縁膜、２９ａ，２９ｂ，２９ｃ，２９ｄはコン
タクト窓、３０ａは入出力パツドに接続するアル
ミニウム配線、３０ｂは入出力トランジスタに接
続するアルミニウム配線、Pioは入力パツド、RP
は多結晶シリコン抵抗体よりなる抵抗、RWはウ
エルよりなる抵抗、Diは容量を形成するウエル
の逆方向接合を表すダイオード、Gioは入力ゲー
ト、Tr1，Tr2は入力トランジスタ、VDDは動作電
源、GNDは接地を示す。
この実施例は本発明の保護回路素子が活性領域
上に形成される例で、多結晶シリコン抵抗体２６
の下部の半導体基板２１面に深いp-型ウエル２
２が形成され、入出力パツドから延出された配線
３０ａと入出力トランジスタから延出された配線
３０ｂとの間が、これらの配線とそれぞれ別のコ
ンタクト窓に２９ａ，２９ｂ，２９ｃ，２９ｄよ
つて接続される多結晶シリコン抵抗体２６及び
p-型ウエル２２によつて並列に配線を介して接
続された構造、即ち入出力パツドと入出力トラン
ジスタの間を接続する多結晶シリコン抵抗体２６
の両端部が、配線３０ａ及び３０ｂを介してp-
型ウエル２２に接続された構造を有している。
かかる構造においては、入出力パツドに接続す
る配線３０ａから入つて来るパルス状の高電圧ノ
イズは多結晶シリコン抵抗体２６による抵抗Ｒと
p-型ウエル２２の接合容量よりなるＣで構成さ
れるCR時定数によつて波形が鈍らせられ、且つ
コンタクト窓２９ａと２９ｂによつてノイズ電力
が多結晶シリコン抵抗体２６のコンタクト部と
p-型ウエル２２のコンタクト部とに分散される
ので、多結晶シリコン抵抗体２６の焼損は従来に
比べ遥かに生じ難くなる。
また多結晶シリコン抵抗体２６の発熱によつ
て、或いは酸化膜成長過程においてゲート酸化膜
２５に欠陥を生じた際にも下部にp-型ウエル２
２が設けられているので該多結晶シリコン抵抗体
２６と半導体基板２１間に電流リークを生じるこ
とはない。
そしてまた、従来と異なり容量Ｃを構成する拡
散層が深い接合を有するウエルによつて構成され
るので、上記ノイズ波形の鈍り、ノイズ電力の分
散と相俟つて、外部ノイズによる接合破壊は殆ど
完全に防止される。
更にまたこの構造においては、前述したように
ｐ型領域（p-ウエル）のシート抵抗が多結晶シ
リコン層に比べて１桁以上高いので信号電流は大
部分が多結晶シリコン抵抗体の方を流れ、且つｐ
ウエルにおける抵抗として寄与する領域の上部は
多結晶シリコン抵抗体に覆われ固定の電位がそれ
に与えられるので、該領域に上部からナトリウム
等のプラスイオンが浸入することがないので安定
した抵抗値が得られる。
第２図は本発明の保護回路素子をフイールド領
域上に形成した例である。
この場合チヤネルストツパを形成する際に同時
に多結晶シリコン抵抗体２６の下部に1017cm-3程
度のｐ型拡散領域３１を形成することによつて拡
散層が信号電流を流すのに寄与する分が増すので
保護回路素子としての抵抗値が低下し高速化には
有利である。該保護回路素子の高電圧パルスに対
する耐性、安定性等は第１の実施例と同様であ
る。
第３図は多結晶シリコン抵抗体２６下部の半導
体基板２１面にp-ウエル２２を設け、該多結晶
シリコン抵抗体２６の入出力配線３０ａ側の一端
部に該p-ウエル２２を配線を介して接続した例
である。
この構造においてはウエルは容量Ｃのみに寄与
し抵抗層としては寄与しないが、該保護回路素子
における高電圧パルスに対する耐性、安定性等に
ついては第１の実施例と変わりがない。
第４図は第１の実施例の変形例を示したもので
この構造においてはp-ウエル２２の上層部にp+
型領域３２を予め形成し、これによつてp-ウエ
ル２２の抵抗として寄与する領域のシート抵抗を
低下せしめることで、動作信号の遅延防止がなさ
れている。
上記実施例及び変形例においては主として容量
としてｐ型ウエルを用いたが、該容量はｎ型ウエ
ルであつてもよい。又ｐ型ウエルと多結晶シリコ
ン抵抗体を用いた上記実施例の保護回路素子とｎ
型ウエルと多結晶シリコン抵抗体を用いた同様の
構造の保護回路素子が直列に接続された構成にす
ることもできる。
又抵抗体パターンは実施例に示した多結晶シリ
コン以外に、Ｗ、Ti、Pt等の高融点金属、
MoSi2等の高融点金属珪化物、或いは多結晶シリ
コンと高融点金属珪化物の積層体によつても形成
出来る。
そして又本発明の保護回路素子は、実施例と異
なる導電型の半導体装置を用いるMOS型半導体
装置に適用されるのは勿論のこと、バイポーラ型
の半導体装置にも適用される。
〔発明の効果〕
以上説明のように本発明によれば、高電圧の外
部ノイズに対する耐性が高く、且つ低抵抗でその
抵抗値が安定した高信頼度の入出力保護素子が提
供される。
従つて本発明はLSI等の高密度高集積化され且
つ高速化される半導体集積回路装置の性能及び信
頼度向上に有効である。
【図面の簡単な説明】
第１図は本発明の保護回路素子の第１の実施例
における模式側断面図ａ、模式上面図ｂ及びその
配置構成を含む模式回路図ｃ、第２図乃至第３図
は第２乃至第３の実施例における模式側断面図、
第４図は一変形例における模式側断面図で、第５
図及び第６図は従来構造の模式側断面図である。 図において、２１はｎ型半導体基板、２２は
p-型ウエル、２３はp+型コンタクト拡散領域、
２４はフイールド酸化膜、２５はゲート酸化膜、
２６は多結晶シリコン抵抗体、２７は薄い酸化
膜、２８は絶縁膜、２９ａ，２９ｂ，２９ｃ，２
９ｄはコンタクト窓、３０ａは入出力パツドに接
続するアルミニウム配線、３０ｂは入出力トラン
ジスタに接続するアルミニウム配線を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 入力パツドと入力トランジスタとの間あるい
    は出力パツドと出力トランジスタとの間の両方も
    しくは何れか一方の間を、半導体基板との間を絶
    縁膜によつて隔離して該半導体基板上に形成した
    抵抗体パターンを介して接続し、 該抵抗体パターンの下部の半導体基板面に該半
    導体基板と反対導電型の不純物拡散領域を設け、 該抵抗体パターンの両端部もしくは一端部を配
    線を介して該不純物拡散領域に接続してなること
    を特徴とする半導体装置。
JP59166823A 1984-08-09 1984-08-09 半導体装置 Granted JPS6144454A (ja)

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DE8585109325T DE3581254D1 (de) 1984-08-09 1985-07-26 Schutzvorrichtung in einer integrierten schaltung.
EP85109325A EP0177692B1 (en) 1984-08-09 1985-07-26 Protection device in an integrated circuit
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