JPS62181521A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補形ＭＯ８（ＣＭＯ８））ランジスタで構成
した半導体装置に関し、特に入力信号の反転を検出して
ノクルスを発生する回路として用いられる半導体装置に
関する。

〔従来の技術〕

例えば半導体記憶装置において、アドレス信号の反転ご
とに発生させたｉ４ルス信号を利用することによシ、動
作の高速化をはかることが行なわれている。第３図に、
従来用いられているこの種のノ平ルス発生回路の構成例
を示す。同図において、Ｑｌ、Ｑ３．Ｑ５．Ｑ７．ＱＢ
、Ｑｌｌ、Ｑｌ２．Ｑｌ３．Ｑｌ４はＰチャネルＭＯＳ
トランジスタを示し、Ｑ２　、　Ｑ４　。

Ｑ６．Ｑ９．Ｑ１０．Ｑｌ５．Ｑｌ６．Ｑｌ７はＮチャ
ネルＭＯＳトランジスタを示す。また１は電源を示す。

トランジスタＱ１〜Ｑ６で構成された３段のインバータ
の入力信号として、第４図（、）に示すような信号ａを
初段インバータのダートに加えると、最終段インバータ
の出力として第４図（ｂ）に示すような入力信号ａの反
転信号すが得られる。このとき、各インバータによる遅
延のため、実際は信号すは信号ａに比べて少し遅れて反
転する。このパルス発生回路は、次に述べるようにこの
遅延を利用している。すなわち、これらの信号ａ　ｔ　
ｂは、次にトランジスタＱ７〜Ｑ１０で構成されるＮＯ
Ｒ回路に入力される。このとき、上述したように入力信
号ａが”Ｌ”からＨ”へ反転するときは、信号すが遅延
して”Ｈ”から“Ｌ”へ反転するので、トランジスタＱ
９．ＱＩＯのいずれかがＯＮ状態になっておシ、ＮＯＲ
回路の出力信号Ｃは“Ｌ″の状態が保たれる。

一方、入力信号ａが′Ｈ”から”Ｌ”へ反転するときは
、信号すが遅延して”Ｌ”から”Ｈ″へ反転するので遅
延時間分だけ信号ａｅｂともにＬ″となり、ＮＯＲ回路
の出力信号ｃＩＩ′ｉ″Ｈ″と彦る。遅延後、信号すが
１Ｈ”になると、出力信号Ｃは′Ｌ″に戻り、その結果
第４図（ｅ）に示すよりなノヤルスが発生する。

次に、トランジスタＱ１２．Ｑ１４．Ｑ１６．Ｑ１７で
信号ａと信号すとのＮＡＮＤをとる回路を構成し、さら
にとのＮＡＮＤ回路と、信号Ｃを入力とするトランジス
タＱ１１．Ｑ１３．Ｑ１５とで第４図（ｄ）に示すよう
な信号りを出力するＮＯＲ回路を構成している。

まず、信号ａと信号すとのＮＡＮＤ回路について考える
と、入力信号ａが”Ｌ”から”Ｈ”に反転するとき、信
号すは遅延して”■”から”Ｌ″になシ、信号Ｃは′Ｌ
”の状態に保たれるので、信号りは１Ｌ″となる。遅延
後、信号すは′Ｌ″と表シ信号ＣもＬ”状態なので信号
りは７Ｈ′に戻９、ａ４ルスが発生する。一方、入力信
号ａが”Ｈ”から“Ｌ”に反転するとき、信号すは遅延
して６Ｌ″からＨ″となり、トランジスタＱ１６．Ｑ１
７のいずれかはＯＦＦ状態にあり、トランジスタＱ１２
．Ｑ１４のいずれかはＯＮ状態にある。このとき、信号
Ｃを入力とするトランジスタＱ１１．Ｑ１３．Ｑ１５か
らなる部分は信号Ｃの反転信号を出力することになル、
出力信号りとしテノヤルスが発生する。

このようにして、入力信号ａが反転するごとに出力信号
りとしてノ４ルスが得られる。なお、ノ臂ルス幅はトラ
ンジスタＱ１〜Ｑ６で構成される３段のインバータの遅
延時間によシ決定され、適癌な奇数段のインバータを配
置することによシ制御できる。

〔発明が解決しようとする問題点〕

従来のｐ４４ルス生回路は以上のように多数のトランジ
スタで構成されているため、動作時の消費電力が大きく
、またノぐターン配置を行々つた場合、・々ターン面積
が大きくなるという問題があった。

この発明拡かかる問題点を解決するためになされたもの
で、少々いトランジスタ数で回路を構成し、動作時の消
費電力を少なくするとともにノ母ターン面積を小さくで
きるノ臂ルス発生回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体装置は、それぞれドレイン、ソー
ス、ダートどうしを相互接続するとともにドレインとダ
ートとを接続し九ＮチャネルＭＯ８トランジスタおよび
ＰチャネルＭＯ８）ツンジスタからなるトランジスタ群
を２個備えるとともに、少なくとも２個のドライバトラ
ンジスタを有するＮＡＮＤ回路を備え、かつ各トランジ
スタ群のソースを、群ごとにＮＡＮＤ回路のそれぞれ異
なるドライバトランジスタのダートに接続したものであ
る。

〔作用〕

各トランジスタ群のＭＯＳ　）ランジスメのドレインに
相反する信号を入力することによシ、入力信号の反転時
に、トランジスタ群の充電時間と放電時間とが異なるこ
とがらＮＡＮＤ回路の出力信号としてパルスが発生する
。

〔実施例〕

第１図は本発明の一実施例を示す回路図、第２図はその
動作を示すタイミングチャートである。

第１図において、Ｑ２０．Ｑ２２．Ｑ２６．Ｑ２７紘Ｎ
チャネルＭＯＳトランジスタを示し、Ｑ２１．Ｑ２３゜
Ｑ２４．Ｑ２５はＰチャネルＭＯＳトランジスタを示す
。

１は電源である。

入力信号ａ、＆は、第２図（、）　、　（ｂ）に示すよ
うに相反する信号であり、入力信号ａが“Ｈ”から′Ｌ
″に反転したとき、ＮチャネルＭＯＳトランジスタＱ２
０のゲート１１ドレインと接続されていることがら′Ｌ
″に表るため、トランジスタＱ２０はＯＦＦ状態となり
、このトランジスタＱ２０と同様の接続を行なったＰチ
ャネルＭＯＳトランジスタＱ２１によって放電されてソ
ースの信号ｅは第２図（ｅ）に示すように徐々に”Ｌ”
となる。この放電時間は、トランジスタＱ２１の相互コ
ンダクタンスを小さくすることにより長くできる。また
、入力信号ａは”Ｌ”から“Ｈ”へ反転するが、このと
き”Ｌ”状態であったソースの信号ｅは、ＯＮ状態とな
るＮチャネルＭＯＳトランジスタＱ２２全通して充電さ
れて第２図（ｄ）に示すようにＨ”となる。この充電時
間は、トランジスタＱ２２の相互コンダクタンスを大き
くすることにより短くできる。なお、このときＰチャネ
ルＭＯＳトランジスタＱ２３はＯＦＦ状態となっている
。

このように一方で放電時間を長く、他方で充電時間を短
くすることによシ、ＰチャネルＭＯＳトランジスタのし
きい値ＶｐおよびＮチャネルＭＯＳ　）ランジスタのし
きい値Ｖｎとの関係において、トランジスタＱ２４〜Ｑ
２７で構成されるＮＡＮＤ回路の２つの入力ｅ　ｒ　８
がともに”Ｈ”となる期間ができる。そのとき、通常゛
Ｈ′である上記ＮＡＮＤ回路の出力信号ｆは“Ｌ”とな
シ、パルスが発生する。

逆に、入力信号ａが“Ｌ”から”Ｈ′、入力信号ａが′
Ｈ”から”Ｌ”に反転するときも、全く同様にノやルス
を発生させることができる。この場合は、信号ｅの充電
時間を短く、信号ｅの放電時間を長くするためＮチャネ
ルＭＯＳトランジスタＱ２０の相互コンダクタンスをＰ
チャネルＭＯ８）うｙジスタＱ２３の相互コンダクタン
スよシ大きくする必要がある。

このようにして、入力信号の反転ごとに、ＮＡＮＤ回路
の出力信号ｆとして第２図（ｅ）に示すようなノ４ルス
が得られる。

以上、ＭＯＳ）ランジスタのみで構成した例について説
明したが、信号ｅ　＋　６の生ずる信号線と接地端子間
に容量を挿入してパルス幅を調整するようにしてもよい
。

〔発明の効果〕

以上説明したように、本発明の半導体装置は、Ｎチャネ
ルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジ
スタからなるトランジスタ群２個に、少なくとも２個の
ドライバトランジスタを有するＮＡＮＤ回路のみからな
シ、少数のトランジスタで、入力信号が反転するごとに
・パルスを発生させる回路が構成できる。したがって、
動作時の消費電力が小さくできるとともにノやターン面
積を小さくすることができ、高集積化に適している。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はその
動作を示すタイミングチャート、第３図は従来例を示す
回路図、第４図はその動作を示すタイミングチャートで
ある。 Ｑ２０．Ｑ２２．Ｑ２６．Ｑ２７・・・・ＮチャネルＭ
ＯＳ）ランジスタ、Ｑ２１．Ｑ２３．Ｑ２４．Ｑ２５・
・・・ＰチャネルＭＯＳトランジスタ。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された相補形ＭＯＳトランジスタ回
   路からなる半導体装置において、ＮチャネルＭＯＳトラ
   ンジスタとＰチャネルＭＯＳトランジスタとからなるト
   ランジスタ群を２個備えるとともに、少なくとも２個の
   ドライバトランジスタを有するＮＡＮＤ回路を備え、各
   トランジスタ群のＮチャネルＭＯＳトランジスタとＰチ
   ャネルトランジスタとはドレイン、ゲートおよびソース
   をそれぞれ相互接続するとともにドレインとゲートとを
   接続し、かつソースは各群ごとにＮＡＮＤ回路のそれぞ
   れ異なるドライバトランジスタのゲートに接続してなる
   半導体装置。