JPS62181520A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補形ＭＯ８（ＣＭＯ８））ランジスタで構成
した半導体装置に関し、特に入力信号の反転を検出して
・母ルスを発生する回路として用いられる半導体装置に
関する。

〔従来の技術〕

例えば半導体記憶装置において、アドレス信号の反転ご
とに発生させた・ぐルス信号を利用することによシ、動
作の高速化をはかることが行なわれている。第３図に、
従来用いられているこの種のノ等ルス発生回路の構成例
を示す。同図において、Ｑｌ　、Ｑ３．Ｑ５．Ｑ？、Ｑ
８．Ｑｌｌ　、Ｑｌ２．Ｑｌ３は、ＰチャネルＭＯＳト
ランジスタを示し、Ｑ２　、　Ｑ４　、　Ｑ６　。

Ｑ９．Ｑ１０．Ｑｌ４．Ｑｌ５．Ｑｌ６．Ｑｌ７はＮチ
ャネルＭＯＳトランジスタを示す。また１は電源を示す
。

トランジスタＱ１〜Ｑ６で構成された３段のインバータ
の入力信号として、第４図（、）に示すような信号ａを
初段インバータのゲートに加えると、最終段インバータ
の出力として第４図（ｂ）に示すような入力信号１の反
転信号すが得られる。このとき、各インバータによる遅
延のため、実際は信号すは信号ａに比べて少し遅れて反
転する。このパルス発生回路は、次に述べるようにこの
遅延を利用している。すなわち、これらの信号ａ＋ｂは
、次にトランジスタＱ７〜Ｑ１０　で構成されるＮＡＮ
Ｄ回路に入力される。このとき、上述したように入力信
号ａがＨ”から”Ｌ”へ反転するときは、信号すが遅延
して”Ｌ”から”Ｈ”へ反転するのでトランジスタＱ９
．Ｑ１０のいずｔかがＯＦＦ状態になっており、ＮＡＮ
Ｄ回路の出力信号Ｃは”Ｈ’”の状態が保たれる。

一方、入力信号ａが”Ｌｏから”ＨＩＴへ反転するとき
は、信号すが遅延して”Ｈ”′から”Ｌ’ｌへ反転する
ので、遅延時間分だけ信号ａ　＋　ｂともに”ＨＩＩと
なシ、ＮＡＮＤ回路の出力信号Ｃは６Ｌ”となる。遅延
後、信号すが”Ｌ“になると、出力信号Ｃは“Ｈ”に戻
り、その結果第４図（ｅ）に示すよりなノ千ルスが発生
する。

次に、トランジスタＱ１１　、Ｑｌ２．Ｑｌ５．Ｑ１γ
で信号ａと信号すとのＮＯＲをとる回路を構成し、さら
にこのＮＯＲ回路と、信号Ｃを入力とするトランジスタ
Ｑｌ　３　、Ｑｌ　４　、Ｑｌ　６とで第４図（ｄ）に
示すような信号りを出力するＮＡＮＤ回路を構成してい
る。まず、信号ａと信号すとのＮＯＲ回路について考え
ると、入力信号ａが”ＨＩＩから”Ｌｌ＋に反転すると
き、信号すは遅延して”Ｌ”から”Ｈ”になシ、信号Ｃ
は“Ｈ”の状態に保たれるので、信号りは”Ｈ”となる
。遅延後、信号すは”Ｈ”となり信号Ｃも“Ｈ”状態な
ので信号りは”Ｌ”に戻り、・やルスが発生する。一方
、入力信号ａが”Ｌ”から”Ｈ”に反転するとき、信号
すは遅延して”Ｈ”から”Ｌ”とな夛、トランジスタＱ
１５．Ｑ１７のいずれかはＯＮ状態にあり、トランジス
タＱ１１．Ｑ１２のいずれかはＯＦＦ状態にある。この
とき、信号Ｃを入力とするトランジスタＱ１３．Ｑ１４
．Ｑ１６からなる部分は信号Ｃの反転信号を出力するこ
とになり、出力信号りとしてパルスが発生する。

このようにして、入力信号ａが反転するごとに出力信号
りとしてＡ？ルスが得られる。なお、パルス幅はトラン
ジスタＱ１〜Ｑ６で構成される３段のインバータの遅延
時間によシ決定され、適当な奇数段のインバータを配置
することにより制御できる。

〔発明が解決しようとする問題点〕

従来の・やルス発生回路は以上のように多数のトランノ
スタで構成されているため、動作時の消費電力が大きく
、またパターン配置を行々つだ場合、ツヤターン面積が
大きくなるという問題があった。

この発明はかかる問題点を解決するためになされたもの
で、少ないトランジスタ数で回路を構成し、動作時の消
費電力を少なくするとともに・母ターン面積を小さくで
きるノｆルス発生回路を得ることを目的とする。

〔問題点を解決するだめの手段〕

この発明に係る半導体装置は、それぞれドレイン、ソー
ス、ゲートどうしを相互接続するとともに、ソースとｒ
−）とを接続したＮチャネルＭＯＳトランジスタおよび
ＰチャネルＭＯＳトランジスタからなるトランジスタ群
を２個備えるとともＫ、少なくとも２個のドライバトラ
ンジスタを有するＮＯＲ回路を備え、かつ各トランジス
タ群のソースを、群ごとにＮＯＲ回路のそれぞれ異なる
ドライバトランジスタのゲートに接続したものである。

〔作用〕

各トランジスタ群のＭｏ８　）ランジスタのドレインに
相反する信号を入力することＫよシ、入力信号の反転時
に、トランジスタ群の充電時間と放電時間とが異なるこ
とからＮＯＲ回路の出力信号としてノ譬ルスが発生する
。

〔実施例〕

第１図は本発明の一実施例を示す回路図、第２図はその
動作を示すタイミングチャートである。

第１図において、Ｑ２０．Ｑ２２．Ｑ２６．Ｑ２７はＮ
チャネルＭｏ８　）ランジスタを示し、Ｑ２１．Ｑ２３
゜Ｑ２４．Ｑ２５はＰチャネルＭＯＳトランジスタを示
す。１は電源である。

入力信号ａ、ａは、第２図（ａ）　、　（ｂ）に示すよ
うに相反する信号であり、入力信号ａが”ＨＩＩから”
ＨＩＩに反転したとき、ＮチャネルＭｏｌランジスタロ
２０のｆ−）はソースと接続されていることから”Ｌｏ
”になるため、トランジスタＱ２０はＯＦＦ状態となシ
、このトランジスタＱ２０と同様の接続を行なったＰチ
ャネルＭＯＳトランジスタＱ２１によって充電されてソ
ースの信号ｅは第２図（ｅ）に示すように徐々に”ＨＩ
Ｉとなる。この充電時間は、トランジスタＱ２１の相互
コンダクタンスを小さくすることにより長くできる。ま
た、入力信号ａは”Ｈ”から“Ｌ”へ反転するが、この
とき”Ｈ″状態あったソースの信号ｅは、ＯＮ状態とな
るＮチャネルＭＯＳトランジスタＱ２２を通して放電さ
れて第２図（ｄ）に示すように”Ｌｕとなる。この放電
時間は、トランジスタＱ２２の相互コンダクタンスを大
きくすることにより短くできる。なお、このときＰチャ
ネルＭＯＳトランジスタＱ２３はＯＦＦ状態となってい
る。

このように一方で充電時間を長く、他方で放電時間を短
くすることにより、ＰチャネルＭＯＳトランジスタのし
きい値ｖｐおよびＮチャネルＭＯＳ　）ランジスタのし
きい値Ｖｎとの関係において、トランジスタＱ２４〜Ｑ
２７で構成されるＮＯＲ回路の２つの入力ｅ、ｅがとも
に“Ｌ”′となる期間ができる。

そのとき、通常°“Ｌｌｌである上記ＮＯＲ回路の出力
信号ｆは”Ｈ′となり、ノｆルスが発生する。

逆に、入力信号纂がＨ”から“Ｌ”、入力信号ａが”Ｌ
”から“Ｈ”に反転するときも、全く同様にノ９ルスを
発生させることができる。この場合は、信号ｅの放電時
間を短く、信号ｅの充電時間を長くするためＮチャネル
ＭＯＳ　）ランジスタＱ２０の相互コンダクタンスをＰ
チャネルＭＯＳトランジスタＱ２３の相互コンダクタン
スより大きくする必要がある。

このようにして、入力信号の反転ごとに、ＮＯＲ回路の
出力信号ｆとして第２図（ｅ）に示すようなパルスが得
られる。

以上、ＭＯＳ）ランジスタのみで構成した例について説
明したが、信号ｅｖｅの生ずる信号線と接地端子間に容
量を挿入して・ぐルス幅を調整するようにしてもよい。

〔発明の効果〕

以上説明したように、本発明の半導体装置は、Ｎチャネ
ルＭＯＳ）ランジスタおよびＰチャネルＭＯＳトランジ
スタからなるトランジスタ群２個に、少なくとも２個の
ドライバトランジスタを有するＮＯＲ回路のみからなシ
、少数のトランジスタで、入力信号が反転するごとに・
やルスを発生させる回路が構成できる。したがって動作
時の消費電力が小さくできるとともにパターン面積を小
さくすることができ、高集積化に適している。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はその
動作を示すタイミングチャート、第３図は従来例を示す
回路図、第４図はその動作を示すタイミングチャートで
ある。 Ｑ２０．Ｑ２２．Ｑ２６．Ｑ２７・・・・ＮチャネルＭ
ＯＳ）ランジスタ、Ｑ２１．Ｑ２３．Ｑ２４．Ｑ２５・
・・・ＰチャネルＭＯＳトランジスタ。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された相補形ＭＯＳトランジスタ回
   路からなる半導体装置において、ＮチャネルＭＯＳトラ
   ンジスタとＰチャネルＭＯＳトランジスタとからなるト
   ランジスタ群を２個備えるとともに、少なくとも２個の
   ドライバトランジスタを有するＮＯＲ回路を備え、各ト
   ランジスタ群のＮチャネルＭＯＳトランジスタとＰチャ
   ネルトランジスタとはドレイン、ゲートおよびソースを
   それぞれ相互接続するとともにゲートとソースとを接続
   し、かつソースは各群ごとにＮＯＲ回路のそれぞれ異な
   るドライバトランジスタのゲートに接続してなる半導体
   装置。