JPS62181577A - 電源装置 - Google Patents
電源装置Info
- Publication number
- JPS62181577A JPS62181577A JP2219186A JP2219186A JPS62181577A JP S62181577 A JPS62181577 A JP S62181577A JP 2219186 A JP2219186 A JP 2219186A JP 2219186 A JP2219186 A JP 2219186A JP S62181577 A JPS62181577 A JP S62181577A
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- JP
- Japan
- Prior art keywords
- circuit
- flyback
- output
- timer
- switching element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は、電源装置、特にフライバック方式電源装置に
おける制御方式に関するものである。
おける制御方式に関するものである。
従来、フライバック方式を使用したこの種の高圧発生回
路においては、フライバックトランス（水平偏向出力変
成器）とその周辺要素部品から定まる共振周期でフライ
バック電圧が発生することは周知のとおりである。した
がって、上記回路を効率的に作動させるために、共振周
期Ｔを求め、その値を基準として、半導体スイッチング
素子のオフ時間Ｔ ＯＦＦを次に示す関係により決定し
、回路設計を行う必要がある。
路においては、フライバックトランス（水平偏向出力変
成器）とその周辺要素部品から定まる共振周期でフライ
バック電圧が発生することは周知のとおりである。した
がって、上記回路を効率的に作動させるために、共振周
期Ｔを求め、その値を基準として、半導体スイッチング
素子のオフ時間Ｔ ＯＦＦを次に示す関係により決定し
、回路設計を行う必要がある。
Ｔ／２≦ＴＯＦＦ＜Ｔ
しかしながら、仮に上述のような設計を行ったとしても
、例えば周囲温度や負荷の変動、さらにフライバックト
ランスのインダクタンス等の特性のばらつき等によって
、上記共振周期Ｔが変動し、ＴＯＦＦ＜Ｔ／２のオン期
間中、第１図（スイッチング（素子）トランジスタのコ
レクタ電圧波形図ａとコレクタ電流波形図ｂ）に示すよ
うに、共振波形の波幅部でスイッチング素子にオン・タ
イミングを与えたり（点線）、またＴＯＦＦ＞Ｔのオフ
期間中、第２図（スイッチングトランジスタのコレクタ
電圧波形図とコレクタ電流波形図ｂ）に示すように、第
２波形図の波幅が発生する（点線）という現象を生ずる
ことがしばしばあった。
、例えば周囲温度や負荷の変動、さらにフライバックト
ランスのインダクタンス等の特性のばらつき等によって
、上記共振周期Ｔが変動し、ＴＯＦＦ＜Ｔ／２のオン期
間中、第１図（スイッチング（素子）トランジスタのコ
レクタ電圧波形図ａとコレクタ電流波形図ｂ）に示すよ
うに、共振波形の波幅部でスイッチング素子にオン・タ
イミングを与えたり（点線）、またＴＯＦＦ＞Ｔのオフ
期間中、第２図（スイッチングトランジスタのコレクタ
電圧波形図とコレクタ電流波形図ｂ）に示すように、第
２波形図の波幅が発生する（点線）という現象を生ずる
ことがしばしばあった。
このようなときに上記波形をそのまま流す（ターンオン
する）と、発生電圧が極めて低インピーダンス源となっ
ているため、スイッチングトランジスタに重大な損傷を
与えるという結果を生じていた。
する）と、発生電圧が極めて低インピーダンス源となっ
ているため、スイッチングトランジスタに重大な損傷を
与えるという結果を生じていた。
本発明は、以上のような従来例の問題点にかんがみてな
されたもので、半導体スイッチング素子損傷等の欠点を
解消するとともに、設計者は、フライバックトランスの
特性のばらつきや種別等に拘束されることなく回路設計
ができ、従来極めて困難であったこの種の回路の標準化
をも可能とする電源回路の提供を目的としている。
されたもので、半導体スイッチング素子損傷等の欠点を
解消するとともに、設計者は、フライバックトランスの
特性のばらつきや種別等に拘束されることなく回路設計
ができ、従来極めて困難であったこの種の回路の標準化
をも可能とする電源回路の提供を目的としている。
以下に本発明を実施例に基づいて説明する。第３図は、
本発明による一実施例回路のブロック図である。ｌはフ
ライバックトランス、２は、このフライバックトランス
１の１次巻線側に接続されたスイッチングトランジスタ
、３は、フライバックトランス１の１次巻線側に接続ｙ
れて共振周波数を決定する共振コンデンサ、４は、スイ
ッチングトランジスタのコレクタ側端に接続されたダン
パダイオード、５は出力電流設定値、６は、この設定値
入力と、出力電流検出抵抗８による出力検出値とを比較
して増幅する誤差増幅器、７は、その誤差出力信号レベ
ルに対応するオン時間を発生するタイマ回路Ａ、９は、
スイッチングトランジスタ２と接続されて、フライバッ
ク電圧波形のゼロクロスタイミングを検出するための低
電位（ゼロレベル）検出回路、１０は、その低電位検出
信号を受けてセットされ（Ｓ）、タイマ回路Ｂｌｌの出
力によりセットされる（Ｒ）フリップフロップ回路であ
る。また、１２はＯＲゲート回路、１３は増幅回路、１
４は駆動電源、１５は、本電源回路の出力端子である。
本発明による一実施例回路のブロック図である。ｌはフ
ライバックトランス、２は、このフライバックトランス
１の１次巻線側に接続されたスイッチングトランジスタ
、３は、フライバックトランス１の１次巻線側に接続ｙ
れて共振周波数を決定する共振コンデンサ、４は、スイ
ッチングトランジスタのコレクタ側端に接続されたダン
パダイオード、５は出力電流設定値、６は、この設定値
入力と、出力電流検出抵抗８による出力検出値とを比較
して増幅する誤差増幅器、７は、その誤差出力信号レベ
ルに対応するオン時間を発生するタイマ回路Ａ、９は、
スイッチングトランジスタ２と接続されて、フライバッ
ク電圧波形のゼロクロスタイミングを検出するための低
電位（ゼロレベル）検出回路、１０は、その低電位検出
信号を受けてセットされ（Ｓ）、タイマ回路Ｂｌｌの出
力によりセットされる（Ｒ）フリップフロップ回路であ
る。また、１２はＯＲゲート回路、１３は増幅回路、１
４は駆動電源、１５は、本電源回路の出力端子である。
次に本実施例回路の動作を説明する。第４図に各部動作
波形図を示す。駆動電源１４から電圧が供給されると、
初期の出力電流検出値はゼロであるため（第４図ｇ）、
設定値５との誤差出力レベルは最大となる。したがって
、タイマＡ７は最大のオン時間幅が送出され（第４図ｂ
）、増幅回路１３を介して、スイッチングトランジスタ
２を導通させ、一定時間後にオフとなる。このときのス
イッチングトランジスタ２のコレクタ電圧／電流各波形
図を第４図ｅ、ｆに示す。
波形図を示す。駆動電源１４から電圧が供給されると、
初期の出力電流検出値はゼロであるため（第４図ｇ）、
設定値５との誤差出力レベルは最大となる。したがって
、タイマＡ７は最大のオン時間幅が送出され（第４図ｂ
）、増幅回路１３を介して、スイッチングトランジスタ
２を導通させ、一定時間後にオフとなる。このときのス
イッチングトランジスタ２のコレクタ電圧／電流各波形
図を第４図ｅ、ｆに示す。
−に記スイッチングトランジスタ２の導通オフ後のコレ
クタ電圧波形ｅは、フライバックトランス１の１次側換
算等価インダクタンスと共振コンデンサ３とで決定され
る固有周期で振動を開始し、第４図Ａ点を通過するとき
ゼロレベルが検出され（第４図ｃ）、フリップフロップ
回路１０をセットする。ここにおいて、フリップフロッ
プ回路ｌＯ出力ｄとタイマＢｌｌ出力ａは、ＯＲゲート
１２を介してタイマＡ７のトリガ入力となっているが、
タイマＢｌｌは、電源電圧立上がり時、または負荷異常
等により波形のゼロレベル検出が行われないときはタイ
ムアウトして、タイマＡ７をトリガするよう構成しであ
る。
クタ電圧波形ｅは、フライバックトランス１の１次側換
算等価インダクタンスと共振コンデンサ３とで決定され
る固有周期で振動を開始し、第４図Ａ点を通過するとき
ゼロレベルが検出され（第４図ｃ）、フリップフロップ
回路１０をセットする。ここにおいて、フリップフロッ
プ回路ｌＯ出力ｄとタイマＢｌｌ出力ａは、ＯＲゲート
１２を介してタイマＡ７のトリガ入力となっているが、
タイマＢｌｌは、電源電圧立上がり時、または負荷異常
等により波形のゼロレベル検出が行われないときはタイ
ムアウトして、タイマＡ７をトリガするよう構成しであ
る。
したがって、上記フリップフロップ回路ｌＯの出力ｄは
、タイマＡ７がトリガし、誤差信号に対応したオン時間
パルスを送出する。なお、タイマＡ７の出力は、タイマ
Ｂｌｌのトリガとフリップフロップ１０のリセット信号
（Ｒ）となっているため、タイマＡ７起動直後にフリッ
プフロップ回路１０は初期化される。
、タイマＡ７がトリガし、誤差信号に対応したオン時間
パルスを送出する。なお、タイマＡ７の出力は、タイマ
Ｂｌｌのトリガとフリップフロップ１０のリセット信号
（Ｒ）となっているため、タイマＡ７起動直後にフリッ
プフロップ回路１０は初期化される。
上記の一連の繰返し動作により、出力電流は急速に設定
値５に到達するよう追従する。また、スイッチングトラ
ンジスタ２は、フライバック波形の波節部でオンするた
め、フライバックトランスｌと共振コンデンサ３とで自
動的に最良点に達する。
値５に到達するよう追従する。また、スイッチングトラ
ンジスタ２は、フライバック波形の波節部でオンするた
め、フライバックトランスｌと共振コンデンサ３とで自
動的に最良点に達する。
上記実施例においては、コンバータ出力電流を制御して
いるが、電流の代りに電圧の検出を行い、出力電圧を制
御するようにしても同様の効果が得られる。
いるが、電流の代りに電圧の検出を行い、出力電圧を制
御するようにしても同様の効果が得られる。
以上説明してきたように、本発明によれば、フライバッ
ク方式電源装置における半導体スイッチング素子のオフ
期間のフライバック電圧の波形の低電位点を検出し、そ
の検出信号により上記スイッチング素子をオンするよう
に構成したため。
ク方式電源装置における半導体スイッチング素子のオフ
期間のフライバック電圧の波形の低電位点を検出し、そ
の検出信号により上記スイッチング素子をオンするよう
に構成したため。
周囲温度、負荷変動、フライバックトランスの特性のば
らつき等に拘束されることがなく回路の標準化が可能と
なり、かつ前記スイッチング素子をも損傷するおそれの
ない信頼性の高い電源を供給することが可能となった。
らつき等に拘束されることがなく回路の標準化が可能と
なり、かつ前記スイッチング素子をも損傷するおそれの
ない信頼性の高い電源を供給することが可能となった。
第１図および第２図はそれぞれ従来回路のスイッチング
素子のコレクタ電圧／電流の各波形図、第３図は、本発
明による一実施例回路のブロック図、第４図は、同実施
例の各部動作波形図である。 １・・・・・・フライバックトランス ？・・・・・・半導体スイッチング素子（トランジスタ
） ３・・・・・・共振コンデンサ ５・・・・・・出力電流設定値 ９・・・・・・低電位（ゼロレベル）検出回路１５・・
・・・・出力端子 第１図 第２図 笛 ３ ワ
素子のコレクタ電圧／電流の各波形図、第３図は、本発
明による一実施例回路のブロック図、第４図は、同実施
例の各部動作波形図である。 １・・・・・・フライバックトランス ？・・・・・・半導体スイッチング素子（トランジスタ
） ３・・・・・・共振コンデンサ ５・・・・・・出力電流設定値 ９・・・・・・低電位（ゼロレベル）検出回路１５・・
・・・・出力端子 第１図 第２図 笛 ３ ワ
Claims (1)
- フライバックトランスの１次巻線側に接続された半導体
スイッチング素子の、オフ期間におけるフライバック電
圧波形の低電位点を検出する検出手段と、該検出手段の
検出信号により、前記半導体スイッチング素子をオンす
る制御手段とを備えたことを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022191A JP2620067B2 (ja) | 1986-02-05 | 1986-02-05 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022191A JP2620067B2 (ja) | 1986-02-05 | 1986-02-05 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62181577A true JPS62181577A (ja) | 1987-08-08 |
| JP2620067B2 JP2620067B2 (ja) | 1997-06-11 |
Family
ID=12075904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022191A Expired - Lifetime JP2620067B2 (ja) | 1986-02-05 | 1986-02-05 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2620067B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003095556A (ja) * | 2001-09-20 | 2003-04-03 | Mitsubishi Electric Corp | エレベーター用つり合おもり |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS563981A (en) * | 1979-06-22 | 1981-01-16 | Asahi Chemical Ind | Connector |
| JPS59157725A (ja) * | 1983-02-26 | 1984-09-07 | Hayashibara Takeshi | 交流信号の導通位相制御装置 |
-
1986
- 1986-02-05 JP JP61022191A patent/JP2620067B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS563981A (en) * | 1979-06-22 | 1981-01-16 | Asahi Chemical Ind | Connector |
| JPS59157725A (ja) * | 1983-02-26 | 1984-09-07 | Hayashibara Takeshi | 交流信号の導通位相制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003095556A (ja) * | 2001-09-20 | 2003-04-03 | Mitsubishi Electric Corp | エレベーター用つり合おもり |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2620067B2 (ja) | 1997-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |