JPS62183141A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62183141A JPS62183141A JP61023733A JP2373386A JPS62183141A JP S62183141 A JPS62183141 A JP S62183141A JP 61023733 A JP61023733 A JP 61023733A JP 2373386 A JP2373386 A JP 2373386A JP S62183141 A JPS62183141 A JP S62183141A
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- film
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- gate electrode
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、半導体基
板上の平担化技術に関するものである。
板上の平担化技術に関するものである。
Ｍ Ｉ Ｓ ＦＥＴのソース、ドレイン領域をＬＤＤ（
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）に形成
するために、ゲート電極の側部にサイドウオールと言わ
れる側部絶縁膜を形成する技術が、サイエンスフォーラ
ム社、昭和５８年１１月２８日発行「超ＬＳＩデバイス
ハンドブック」ｐ４０に記載されている。前記サイドウ
オールは、ゲート電極の側面及び上面に被着するように
半導体基板上に絶縁膜を形成した後、この絶縁膜を例え
ば反応性イオンエツチングによってゲート電極の側部に
のみ残在さて形成するものである。
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）に形成
するために、ゲート電極の側部にサイドウオールと言わ
れる側部絶縁膜を形成する技術が、サイエンスフォーラ
ム社、昭和５８年１１月２８日発行「超ＬＳＩデバイス
ハンドブック」ｐ４０に記載されている。前記サイドウ
オールは、ゲート電極の側面及び上面に被着するように
半導体基板上に絶縁膜を形成した後、この絶縁膜を例え
ば反応性イオンエツチングによってゲート電極の側部に
のみ残在さて形成するものである。
本発明者は前記サイドウオールについて検討した結果、
次の問題点を見出した。
次の問題点を見出した。
サイドウオールの側面の傾斜はゲート電極のそれより緩
やかであり、層間絶縁膜の平担性を向上する上で有効で
ある。しかしながら、サイドウオール自体の傾斜が急峻
であることがら、層間絶縁膜の凹凸も依然として激しく
、上層配線の断線が生じる。
やかであり、層間絶縁膜の平担性を向上する上で有効で
ある。しかしながら、サイドウオール自体の傾斜が急峻
であることがら、層間絶縁膜の凹凸も依然として激しく
、上層配線の断線が生じる。
本発明の目的は、半導体基板上の平担性を向上する技術
を提供することにある。
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、導電層の側部に低融点膜からなる側部絶縁膜
を形成し、この後前記側部絶縁膜をリフローすることに
より、その側部絶縁膜の傾斜をなだらかにするものであ
る。
を形成し、この後前記側部絶縁膜をリフローすることに
より、その側部絶縁膜の傾斜をなだらかにするものであ
る。
〔作用］
上記した手段によれば、眉間絶縁膜の凹凸が緩和される
ので、半導基板上の平担性が向上する。
ので、半導基板上の平担性が向上する。
本実施例の側部絶縁膜（サイドウオールスペーサ）をＩ
Ｂ工程にもとすいて説明する。
Ｂ工程にもとすいて説明する。
第１図乃至第１３図は、ＭｒＳＦＥＴの同一部分の製造
工程における平面図又は断面図である。
工程における平面図又は断面図である。
なお、第１図及び第１２図の平面図にはフィールド絶縁
膜２以外の絶縁膜を図示していない。
膜２以外の絶縁膜を図示していない。
第１図及びそのＡ−Ａ切断線における断面図である第２
図に示すように、Ｐ−型半導体基板１に素子領域を規定
するように、酸化シリコン膜からなるフィールド絶縁膜
２及びＰ型チャネルストッパ領域３を形成する。次に、
半導体基板１の全表面を酸化すること番；よって、フィ
ールド絶縁膜２から露出している半導体基板１の表面に
酸化シリコン膜からなるゲート絶縁膜４を形成する。な
お、第１図はゲート絶縁膜４を図示していない。
図に示すように、Ｐ−型半導体基板１に素子領域を規定
するように、酸化シリコン膜からなるフィールド絶縁膜
２及びＰ型チャネルストッパ領域３を形成する。次に、
半導体基板１の全表面を酸化すること番；よって、フィ
ールド絶縁膜２から露出している半導体基板１の表面に
酸化シリコン膜からなるゲート絶縁膜４を形成する。な
お、第１図はゲート絶縁膜４を図示していない。
次に、第３図に示すように、ゲート絶縁膜４を選択的に
除去するためのレジストマスク５を半導体基板１上に形
成する。次に、レジストマスク５から露出しているゲー
ト絶縁膜４をエツチングによって除去して開口６を形成
する。開口６はｌＭＩＳＦＥＴのソース領域またはドレ
イン領域に他のＭＩＳＦＥＴのゲート電極を接続させる
、すなわちダイレクトコンタクトさ、せるためのもので
ある（第１２図参照）、開口６がら半導体基板ｌの表面
が露出している。レジストマスク５は、開口６を形成し
た後に除去する。
除去するためのレジストマスク５を半導体基板１上に形
成する。次に、レジストマスク５から露出しているゲー
ト絶縁膜４をエツチングによって除去して開口６を形成
する。開口６はｌＭＩＳＦＥＴのソース領域またはドレ
イン領域に他のＭＩＳＦＥＴのゲート電極を接続させる
、すなわちダイレクトコンタクトさ、せるためのもので
ある（第１２図参照）、開口６がら半導体基板ｌの表面
が露出している。レジストマスク５は、開口６を形成し
た後に除去する。
次に、第４図に示すように、後にゲート電極７Ａ、７Ｂ
（第５図参照）となる多結晶シリコン膜７を例えばＣ
ＶＤによって半導体基板ｌ上の全面に形成する。この多
結晶シリコン膜７には、イオン打込み、熱拡散等によっ
てｎ型不純物例えばリン（Ｐ）を導入する。多結晶シリ
コン膜７は、開口６から露出している半導体基板ｌの表
面に被着している。また、アニールを施すことによって
、多結晶シリコン膜７の半導体基板１表面に被着してい
る部分から、多結晶シリコン膜７中のｎ型不純物を半導
体基板ｌ内に拡散することによってｎ４型半導体領域８
を形成する。
（第５図参照）となる多結晶シリコン膜７を例えばＣ
ＶＤによって半導体基板ｌ上の全面に形成する。この多
結晶シリコン膜７には、イオン打込み、熱拡散等によっ
てｎ型不純物例えばリン（Ｐ）を導入する。多結晶シリ
コン膜７は、開口６から露出している半導体基板ｌの表
面に被着している。また、アニールを施すことによって
、多結晶シリコン膜７の半導体基板１表面に被着してい
る部分から、多結晶シリコン膜７中のｎ型不純物を半導
体基板ｌ内に拡散することによってｎ４型半導体領域８
を形成する。
次に、第５図に示すように、ゲート電極７Ａ。
７Ｂを形成するためのレジストマスク９を多結晶シリコ
ン膜７の上に形成する０次に、レジストマスク９から露
出している多結晶シリコン膜７をエツチングによって除
去してゲート電極７Ａ、７Ｂを形成する。ゲート電極７
Ａは、ゲート電極７Ｂを有するＭＩＳＦＥＴに隣接して
いるＭＩＳＦＥＴのゲート電極７Ａである（第１２図参
照）、レジストマスク９はゲート電極７Ａ、７Ｂをパタ
ーニングした後に除去する。なお、ゲート電極７Ａ、７
Ｂは多結晶シリコン膜７に限定されず、Ｍｏ、Ｗ、Ｔａ
、Ｔｉ等の高融点金属のシリサイド膜によって形成して
もよく、又は多結晶シリコン膜７の上に前記高融点金属
又はそのシリサイド膜を積層した２層膜としてもよい。
ン膜７の上に形成する０次に、レジストマスク９から露
出している多結晶シリコン膜７をエツチングによって除
去してゲート電極７Ａ、７Ｂを形成する。ゲート電極７
Ａは、ゲート電極７Ｂを有するＭＩＳＦＥＴに隣接して
いるＭＩＳＦＥＴのゲート電極７Ａである（第１２図参
照）、レジストマスク９はゲート電極７Ａ、７Ｂをパタ
ーニングした後に除去する。なお、ゲート電極７Ａ、７
Ｂは多結晶シリコン膜７に限定されず、Ｍｏ、Ｗ、Ｔａ
、Ｔｉ等の高融点金属のシリサイド膜によって形成して
もよく、又は多結晶シリコン膜７の上に前記高融点金属
又はそのシリサイド膜を積層した２層膜としてもよい。
前記エツチングは半導体基板ｌ上に不要な多結晶シリコ
ン膜７が残るのを防止するためにオーバエツチングを施
す、このオーバエツチングによって開口６のゲート電極
７Ａから露出している半導体基１の表面が０．１μｍ程
度掘られるので、半導体基板１の表面に不要な溝ｌＯが
形成されてしまう。
ン膜７が残るのを防止するためにオーバエツチングを施
す、このオーバエツチングによって開口６のゲート電極
７Ａから露出している半導体基１の表面が０．１μｍ程
度掘られるので、半導体基板１の表面に不要な溝ｌＯが
形成されてしまう。
次に、第６図に示すように、ゲートｆｌ ｔｆ１７ Ａ
。
。
７Ｂをイオン打込みのマスクとして、イオン打込みによ
ってｎ型不純物例えばリン（Ｐ）を半導体基板１の表面
に導入して、ソース、ドレイン領域の一部であるｎ−型
半導体領域１１を形成する（第１２図参照）。
ってｎ型不純物例えばリン（Ｐ）を半導体基板１の表面
に導入して、ソース、ドレイン領域の一部であるｎ−型
半導体領域１１を形成する（第１２図参照）。
次に、第７図に示すように、後に側部絶縁膜（サイドウ
オールスペーサ）１２Ａ、１２Ｂとなるリンシリケート
ガラス（ＰＳＧ）膜１２またはボロンリンシリケートガ
ラス（ＢＰＳＧ）膜１２を、例えばＣＶＤによって半導
体基板ｌ上の全面に形成する。ＰＳＧ膜１膜製２ＢＰＳ
Ｇ膜１２全１２−トｔｔｔ極７Ａ、７Ｂの側部の段差部
において。
オールスペーサ）１２Ａ、１２Ｂとなるリンシリケート
ガラス（ＰＳＧ）膜１２またはボロンリンシリケートガ
ラス（ＢＰＳＧ）膜１２を、例えばＣＶＤによって半導
体基板ｌ上の全面に形成する。ＰＳＧ膜１膜製２ＢＰＳ
Ｇ膜１２全１２−トｔｔｔ極７Ａ、７Ｂの側部の段差部
において。
平担部より厚い膜厚になっている。側部絶縁膜１２Ａ、
１２ＢにＰＳＧ膜１膜製２いた場合には。
１２ＢにＰＳＧ膜１膜製２いた場合には。
そのＰＳＧ膜１膜中２中ン濃度をＬ Ｏｍｏ １％程度
にして、９５０℃程度の低温でリフローできるようにす
る。低融点側部絶縁膜１２Ａ、１２ＢにＢＰＳＧ膜１２
全１２た場合には、そのＢＰＳＧ膜１２中のボロン及び
リンのそれぞれの濃度を６ｍ Ｏ１％程度、あるいは両
者を合せてｌＯ〜１３ｍｏ１％程度にして、８００〜９
００’Ｃ程度の低温でリフローできるようにする。すな
わち、側部絶縁膜１２Ａ、１２Ｂは低融点膜である。
にして、９５０℃程度の低温でリフローできるようにす
る。低融点側部絶縁膜１２Ａ、１２ＢにＢＰＳＧ膜１２
全１２た場合には、そのＢＰＳＧ膜１２中のボロン及び
リンのそれぞれの濃度を６ｍ Ｏ１％程度、あるいは両
者を合せてｌＯ〜１３ｍｏ１％程度にして、８００〜９
００’Ｃ程度の低温でリフローできるようにする。すな
わち、側部絶縁膜１２Ａ、１２Ｂは低融点膜である。
次に、第８図に示すように、前記ＰＳＧ膜１２又はＢＰ
ＳＧ膜１２全１２」二面から反応性イオンエツチングで
エツチングすることによって、ゲート電極７Ａ、７Ｂの
側部のみに残存させてゲート電極７Ａの全側面に側部絶
縁膜１２Ａ、ゲート電極７Ｂの全側面に側部絶縁膜１２
Ｂを形成する。
ＳＧ膜１２全１２」二面から反応性イオンエツチングで
エツチングすることによって、ゲート電極７Ａ、７Ｂの
側部のみに残存させてゲート電極７Ａの全側面に側部絶
縁膜１２Ａ、ゲート電極７Ｂの全側面に側部絶縁膜１２
Ｂを形成する。
側部絶縁膜１２Ａ、１２Ｂのそれぞれの側面は、ゲート
電極７Ａ又配７Ｂの側面に被着し、また下面はゲート絶
縁膜４及びフィールド絶縁膜２に被着している。側部絶
ａ膜１２Ａ、１２Ｂ形成時に。
電極７Ａ又配７Ｂの側面に被着し、また下面はゲート絶
縁膜４及びフィールド絶縁膜２に被着している。側部絶
ａ膜１２Ａ、１２Ｂ形成時に。
前記エツチングによってゲート電極７Ａ、７Ｂ及び低融
点側部絶縁膜１２Ａ、１２Ｂから露出するゲート絶縁膜
４は除去されるので、先に形成したｎ−型半導体領域１
１の表面が露出する。なお、ゲート電極７Ａを有するＭ
ＩＳＦＥＴのゲート絶縁膜４は図示していない。
点側部絶縁膜１２Ａ、１２Ｂから露出するゲート絶縁膜
４は除去されるので、先に形成したｎ−型半導体領域１
１の表面が露出する。なお、ゲート電極７Ａを有するＭ
ＩＳＦＥＴのゲート絶縁膜４は図示していない。
この工程では、側部絶縁膜１２Ａ、１２Ｂの側面の傾斜
は、ゲート電極７Ａ、７Ｂのそれより緩和されているが
依然として急峻である。また、ゲート電極７Ａの開口６
を通して半導体基板ｌの表面に被着している部分の側部
絶縁膜１２Ａは、ゲート電極７Ａのバターニング時に不
要に形成された溝１０が平担になるように、その溝ｌＯ
を完全に埋込むことができない。すなわち、この工程で
は、Ｎ１０によって半導体基板１表面の凹凸が激しくな
っている。
は、ゲート電極７Ａ、７Ｂのそれより緩和されているが
依然として急峻である。また、ゲート電極７Ａの開口６
を通して半導体基板ｌの表面に被着している部分の側部
絶縁膜１２Ａは、ゲート電極７Ａのバターニング時に不
要に形成された溝１０が平担になるように、その溝ｌＯ
を完全に埋込むことができない。すなわち、この工程で
は、Ｎ１０によって半導体基板１表面の凹凸が激しくな
っている。
次に、第９図に示すように、側部絶縁膜１２Ａ、１２Ｂ
形成時に露出した半導体基板ｌの表面を酸化することに
よって、その露出していた表面に再度ゲート絶縁膜４を
形成する。次に、ゲート電極７Ａ、７Ｂ及び側部絶縁膜
１２Ａ、１２Ｂから露出している半導体基板ｌの表面に
イオン打込みによってｎ型不純物例えばヒ素（Ａｓ）を
導入して、ソース、ドレイン領域の一部であるｎ４型半
導体領域１３を形成する。
形成時に露出した半導体基板ｌの表面を酸化することに
よって、その露出していた表面に再度ゲート絶縁膜４を
形成する。次に、ゲート電極７Ａ、７Ｂ及び側部絶縁膜
１２Ａ、１２Ｂから露出している半導体基板ｌの表面に
イオン打込みによってｎ型不純物例えばヒ素（Ａｓ）を
導入して、ソース、ドレイン領域の一部であるｎ４型半
導体領域１３を形成する。
次に、第１０図に示すように、アニールを施すことによ
ってソース、ドレイン領域であるｎ−型半導体領域１１
及びｎ゛型半導体領域１３中の不純物の活性化を図ると
ともに、このアニールを用いて側部絶縁膜１２Ａ、１２
Ｂのりフローを行う。すなわち、側部絶縁膜１２Ａ、１
２Ｂのりフローにに型半導体領域１１及びｎ＋型半導体
領域１３の活性化のためのアニールを用いている。側部
絶縁膜１２Ａ、１２Ｂが１０ｍｏ１％程度のリンを含有
するＰＳＧ膜からなれば、９５０℃程度でリフローする
ことができ、リンとボロンをそれぞれ６ｍ０１％含有す
るＢＰＳＧあるいはリンとボロンを両者台せて１０〜１
３ｍｏ １％程度含有するＢＰＳＧからなれば８００〜
９００℃程度でリフローすることができる。このリフロ
ーによって側部絶＃［Ｉ！１１２Ａ、１２Ｂの傾斜がな
だらかになる。また、溝１０がその溝ｌＯの側面に形成
されていた側部絶縁膜１２Ａのりフローによって埋込ま
れる。
ってソース、ドレイン領域であるｎ−型半導体領域１１
及びｎ゛型半導体領域１３中の不純物の活性化を図ると
ともに、このアニールを用いて側部絶縁膜１２Ａ、１２
Ｂのりフローを行う。すなわち、側部絶縁膜１２Ａ、１
２Ｂのりフローにに型半導体領域１１及びｎ＋型半導体
領域１３の活性化のためのアニールを用いている。側部
絶縁膜１２Ａ、１２Ｂが１０ｍｏ１％程度のリンを含有
するＰＳＧ膜からなれば、９５０℃程度でリフローする
ことができ、リンとボロンをそれぞれ６ｍ０１％含有す
るＢＰＳＧあるいはリンとボロンを両者台せて１０〜１
３ｍｏ １％程度含有するＢＰＳＧからなれば８００〜
９００℃程度でリフローすることができる。このリフロ
ーによって側部絶＃［Ｉ！１１２Ａ、１２Ｂの傾斜がな
だらかになる。また、溝１０がその溝ｌＯの側面に形成
されていた側部絶縁膜１２Ａのりフローによって埋込ま
れる。
このように、側部絶縁膜１２Ａ、１２Ｂのりフローによ
って半導体基板１上の平担性が向上する。
って半導体基板１上の平担性が向上する。
なお、側部絶縁膜１２Ａ、１２Ｂをリンあるいはボロン
を含有しない酸化シリコン膜によって形成したのでは、
その軟化温度が１２００℃以上と高温であるため、実質
的にリフローは不可能である。
を含有しない酸化シリコン膜によって形成したのでは、
その軟化温度が１２００℃以上と高温であるため、実質
的にリフローは不可能である。
次に、第１１図に示すように、半導体基板ｌ上の全面に
、例えばＣＶＤあるいはプラズマＣＶＤによって形成さ
れる酸化シリコン膜とＰＳＧ膜を下から順に積層して、
絶縁膜１４を形成する。この絶Ｉｌ膜１４（７）上面は
、側部絶縁１１Ｑ１２Ａ、１２Ｂの傾斜をリフローによ
って緩やかにし、また溝ｌＯ内を埋込んだことによって
平担性が向上している。
、例えばＣＶＤあるいはプラズマＣＶＤによって形成さ
れる酸化シリコン膜とＰＳＧ膜を下から順に積層して、
絶縁膜１４を形成する。この絶Ｉｌ膜１４（７）上面は
、側部絶縁１１Ｑ１２Ａ、１２Ｂの傾斜をリフローによ
って緩やかにし、また溝ｌＯ内を埋込んだことによって
平担性が向上している。
次に、第１２図及びそのＡ−Ａ切断線における断面図で
ある第１３図に示すように、絶縁膜１４又は絶縁［１１
４とゲート絶縁膜４を選択的に除去することによって、
接続孔１５Ａ、１５１３．１５Ｃのそれぞれを形成する
。次に１例えばスパッタによって半導体基板１上の全面
にアルミニウム膜を形成し、このアルミニウム膜をレジ
スト膜を用いたエツチングによって選択的に除去して、
導電層１６Ａ、１６Ｂ、１６Ｃのそれぞれを形成する。
ある第１３図に示すように、絶縁膜１４又は絶縁［１１
４とゲート絶縁膜４を選択的に除去することによって、
接続孔１５Ａ、１５１３．１５Ｃのそれぞれを形成する
。次に１例えばスパッタによって半導体基板１上の全面
にアルミニウム膜を形成し、このアルミニウム膜をレジ
スト膜を用いたエツチングによって選択的に除去して、
導電層１６Ａ、１６Ｂ、１６Ｃのそれぞれを形成する。
レジスト膜はエツチングの後に除去する。導電層１６Ａ
は接続孔１５Ａを通して、グー１−電極７Ｂを備えてい
るＭ Ｉ Ｓ ＦＥＴのソース領域またはドレイン領域
である一方のｎ゛型半導体領域１３に接続している。導
電１１６Ｂは接続孔１５Ｂを通してゲート電ＩＩ！７Ｂ
の上面に接続している。導′？ｆ１層１６Ｇは接続孔１
５Ｃを通して、ゲート電極７Ａを備えているＭ Ｉ Ｓ
ＦＥＴのソース領域、ドレイン領域のそれぞれのｎ°
型半導体領域１３に接続している。
は接続孔１５Ａを通して、グー１−電極７Ｂを備えてい
るＭ Ｉ Ｓ ＦＥＴのソース領域またはドレイン領域
である一方のｎ゛型半導体領域１３に接続している。導
電１１６Ｂは接続孔１５Ｂを通してゲート電ＩＩ！７Ｂ
の上面に接続している。導′？ｆ１層１６Ｇは接続孔１
５Ｃを通して、ゲート電極７Ａを備えているＭ Ｉ Ｓ
ＦＥＴのソース領域、ドレイン領域のそれぞれのｎ°
型半導体領域１３に接続している。
第１３図に示すように、絶縁膜１４の上面の平担性が良
好になっているため、ゲート電極７Ｂと交差して延在し
ている導電Ｍ１６Ａが側部絶縁膜１２Ｂ上の段差部等に
おいて断線あるいはくびれることがない。
好になっているため、ゲート電極７Ｂと交差して延在し
ている導電Ｍ１６Ａが側部絶縁膜１２Ｂ上の段差部等に
おいて断線あるいはくびれることがない。
また、側部絶縁膜１２Ａ、１２Ｂをリン又はリンとボロ
ンを含まない酸化シリコン膜で形成した場合のゲート電
極７Ｂ周辺の断面図である第１４図に示すように、側部
絶縁膜１２Ａ、１２Ｂを低温でリフローすることができ
ない酸化シリコン膜によって形成すると、側部絶縁膜１
２Ｂの側部では絶縁膜１４の膜厚が著しく厚くなる。す
なわち、側部絶縁膜１２Ｂの側部における絶縁１１ａ１
４の上面１４Ａと半導体基板１の間の膜厚が著しく厚く
なる。このため、第１３図に示した接続孔１５Ａの形成
時にマスクが所定の位置からゲート電極７Ｂ側にずれて
配置されると、接続孔１５内に絶縁膜１４の膜厚の厚い
部分が残存するようになる。
ンを含まない酸化シリコン膜で形成した場合のゲート電
極７Ｂ周辺の断面図である第１４図に示すように、側部
絶縁膜１２Ａ、１２Ｂを低温でリフローすることができ
ない酸化シリコン膜によって形成すると、側部絶縁膜１
２Ｂの側部では絶縁膜１４の膜厚が著しく厚くなる。す
なわち、側部絶縁膜１２Ｂの側部における絶縁１１ａ１
４の上面１４Ａと半導体基板１の間の膜厚が著しく厚く
なる。このため、第１３図に示した接続孔１５Ａの形成
時にマスクが所定の位置からゲート電極７Ｂ側にずれて
配置されると、接続孔１５内に絶縁膜１４の膜厚の厚い
部分が残存するようになる。
しかし、本実施例によれば、絶縁膜１４の膜厚が略均−
になるため、接続孔１５内に絶縁膜１４が残存すること
がなく、したがって導電層１６Ａとｎ゛型半導体領域１
３の接続が良好に行われる。あるいは、接続孔１５Ａ内
に絶縁膜１４が残存するのを防ぐために行われるオーバ
エツチングが短縮されるので、半導体基板１に加るダメ
ージが低減される。
になるため、接続孔１５内に絶縁膜１４が残存すること
がなく、したがって導電層１６Ａとｎ゛型半導体領域１
３の接続が良好に行われる。あるいは、接続孔１５Ａ内
に絶縁膜１４が残存するのを防ぐために行われるオーバ
エツチングが短縮されるので、半導体基板１に加るダメ
ージが低減される。
一方、第１５図に示すように、側部絶縁膜１２Ａ、１２
Ｂをリン又はリンとボロンを含まない酸化シリコン膜に
よって形成すると、ｆｔ１０における絶縁膜１４にくび
れが生じるため、この絶縁膜１４のくびれた部分に埋込
まれた導電層１６Ａとゲート電極７Ａの間及び導電層１
６Ａと半導体領域８の間の耐圧が劣化する。しかし１本
実施例によれば、＋ｇｚｏの上の部分の絶縁膜１４がく
びれることがないため、導電層１６Ａとゲート電極７Ａ
及び導電層１６Ａと半導体領域８の間の絶縁が良好に保
たれる。また、側部絶縁膜１２Ａがリフローによって溝
１０内に流し込まれるため、第１５図に示したように、
半導体基板１に加る熱的ストレスによって側部絶縁膜１
２Ａにクラック１７を生じることがなく、したがって側
部絶縁膜１２Ａの絶縁耐圧が向上する。なお、第１５図
は側部絶縁膜１２Ａ、１２Ｂをリン又はリンとボロンを
含まない酸化シリコン膜によって形成した場合の溝ｌＯ
の部分の断面図である。
Ｂをリン又はリンとボロンを含まない酸化シリコン膜に
よって形成すると、ｆｔ１０における絶縁膜１４にくび
れが生じるため、この絶縁膜１４のくびれた部分に埋込
まれた導電層１６Ａとゲート電極７Ａの間及び導電層１
６Ａと半導体領域８の間の耐圧が劣化する。しかし１本
実施例によれば、＋ｇｚｏの上の部分の絶縁膜１４がく
びれることがないため、導電層１６Ａとゲート電極７Ａ
及び導電層１６Ａと半導体領域８の間の絶縁が良好に保
たれる。また、側部絶縁膜１２Ａがリフローによって溝
１０内に流し込まれるため、第１５図に示したように、
半導体基板１に加る熱的ストレスによって側部絶縁膜１
２Ａにクラック１７を生じることがなく、したがって側
部絶縁膜１２Ａの絶縁耐圧が向上する。なお、第１５図
は側部絶縁膜１２Ａ、１２Ｂをリン又はリンとボロンを
含まない酸化シリコン膜によって形成した場合の溝ｌＯ
の部分の断面図である。
このように２本実施例によれば次の効果を得ることがで
きる。
きる。
（１）側部絶縁ＷＡＩ２Ａ、１２１’ｌをＰＳＧ又はＢ
ＰＳＧによって形成することにより、側部絶縁膜１２Ａ
、１２Ｂの傾斜をリフローによってなだらかにすること
ができるので、絶縁膜１４の上面の平担性が向上する。
ＰＳＧによって形成することにより、側部絶縁膜１２Ａ
、１２Ｂの傾斜をリフローによってなだらかにすること
ができるので、絶縁膜１４の上面の平担性が向上する。
（２）前記（１）により、絶縁膜１４上を延在する２７
電層１６Ａ、１６Ｂ、１６Ｇが絶縁膜１４の段差部にお
いて断線あるいはくびｈたりすることがないので、導電
層１６Ａ、１６Ｂ、１６Ｃを通して行れる半導体素子間
の電気的接続の信頼性が向−ヒする。
電層１６Ａ、１６Ｂ、１６Ｇが絶縁膜１４の段差部にお
いて断線あるいはくびｈたりすることがないので、導電
層１６Ａ、１６Ｂ、１６Ｃを通して行れる半導体素子間
の電気的接続の信頼性が向−ヒする。
（３）絶縁膜１４の膜厚の均一性が向上するため。
接続孔１５Ａ内に絶縁膜１４が残ることがないので、導
電ｒ！Ｊ１６Ａと半導体領域１３の接続抵抗が低減され
る。あるいは、接続孔１５形成時のオーバエンチングが
短縮されるので、エツチングによって受ける半導体基板
１のダメージが低減される。
電ｒ！Ｊ１６Ａと半導体領域１３の接続抵抗が低減され
る。あるいは、接続孔１５形成時のオーバエンチングが
短縮されるので、エツチングによって受ける半導体基板
１のダメージが低減される。
（４）ゲート電極７Ｂのパターニング時に形成された溝
１０が、側部絶縁膜１２Ａのりフローによって良好に埋
込まれるので、溝１０の上部において絶縁膜１４がくび
れることがなく、絶縁膜１４の上の導電Ｆ！１６Ａとゲ
ート′ｒｒｉ極７Ａの間の絶縁、及び導電層１６Ａと半
導体基板１の間の絶縁が良好に保たれる。
１０が、側部絶縁膜１２Ａのりフローによって良好に埋
込まれるので、溝１０の上部において絶縁膜１４がくび
れることがなく、絶縁膜１４の上の導電Ｆ！１６Ａとゲ
ート′ｒｒｉ極７Ａの間の絶縁、及び導電層１６Ａと半
導体基板１の間の絶縁が良好に保たれる。
（５）ゲー１へ電極７Ａ、７Ｂと半導体基板ｌの間の段
差を緩和するために形成した側部絶鯨膜１２Ａ、１２Ｂ
をイオン打込みのマスクとして用いることにより、Ｍ
Ｉ Ｓ Ｆ” Ｅ Ｔのソース、ドレイン領域のチャネ
ル領域側を低１度領域１１に形成することができる。
差を緩和するために形成した側部絶鯨膜１２Ａ、１２Ｂ
をイオン打込みのマスクとして用いることにより、Ｍ
Ｉ Ｓ Ｆ” Ｅ Ｔのソース、ドレイン領域のチャネ
ル領域側を低１度領域１１に形成することができる。
なお、必ずしもＭＩＳＦＥＴのソース、ドレイン領域を
ＬＤＤ構造にする必要はない。すなわち、側部絶縁膜１
２Ａ、１２１３を形成する以前にゲート電極７Ａ、７Ｂ
をマスクとしたイオン打込みによってｎ゛型半導体領域
１３を形成するようにしてもよい。
ＬＤＤ構造にする必要はない。すなわち、側部絶縁膜１
２Ａ、１２１３を形成する以前にゲート電極７Ａ、７Ｂ
をマスクとしたイオン打込みによってｎ゛型半導体領域
１３を形成するようにしてもよい。
本願によって開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、以下のとおりであ
る。
て得られる効果を簡単に説明すれば、以下のとおりであ
る。
すなわち、ゲート電極の側部に低融点絶縁膜からなる側
部絶８膜を形成した後に、前記側部絶縁膜をリフローす
ることによってなだらかにしたことにより、半導体基板
上の平担性を向上することができる。
部絶８膜を形成した後に、前記側部絶縁膜をリフローす
ることによってなだらかにしたことにより、半導体基板
上の平担性を向上することができる。
第１図乃至第１３図はｌＭＩＳＦＥＴの製造工程におけ
る平面図又は断面図。 第１４図及び第１５図は、Ｍ Ｉ Ｓ ＦＥＴのゲート
電極周辺の断面図である。 １・・・半導体基板、２・・・フィールド絶Ｂ膜、３・
・チャネルストッパ領域、４・・・ゲート絶縁膜、５．
９・・・レジストマスク、６・・・ゲート絶縁膜４の開
口、７．７Ａ、７Ｂ、１６Ａ、１６Ｂ、１６Ｃ・・・導
電層、８，１１．１３・・・半導体領域、１０・・・溝
、１２・・・絶縁膜（ＰＳＧ又はＢＰＳＧ）、１２Ａ、
１２Ｂ・・・側部絶縁膜（ＰＳＧ又はＢＰＳＧからなる
）、１４．１４Ａ・・・絶縁膜、１５Ａ、１５Ｂ、１５
Ｃ・・・接続孔、１７・・・クラック。 □□□町−□
る平面図又は断面図。 第１４図及び第１５図は、Ｍ Ｉ Ｓ ＦＥＴのゲート
電極周辺の断面図である。 １・・・半導体基板、２・・・フィールド絶Ｂ膜、３・
・チャネルストッパ領域、４・・・ゲート絶縁膜、５．
９・・・レジストマスク、６・・・ゲート絶縁膜４の開
口、７．７Ａ、７Ｂ、１６Ａ、１６Ｂ、１６Ｃ・・・導
電層、８，１１．１３・・・半導体領域、１０・・・溝
、１２・・・絶縁膜（ＰＳＧ又はＢＰＳＧ）、１２Ａ、
１２Ｂ・・・側部絶縁膜（ＰＳＧ又はＢＰＳＧからなる
）、１４．１４Ａ・・・絶縁膜、１５Ａ、１５Ｂ、１５
Ｃ・・・接続孔、１７・・・クラック。 □□□町−□
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の導電層の側部にその導電層の側面に
被着する低融点側部絶縁膜を形成し、この後前記低融点
側部絶縁膜をリフローすることを特徴とする半導体集積
回路装置の製造方法。 ２、前記低融点側部絶縁膜は、リン又はリンとボロンを
含有するシリケートガラスであることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置の製造方法
。 ３、前記導電層は、ＭＩＳＦＥＴのゲート電極であるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置の製造方法。 ４、前記低融点側部絶縁膜を用いてＭＩＳＦＥＴのソー
ス領域及びドレイン領域のチャネル領域側を低濃度に形
成することを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023733A JPS62183141A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023733A JPS62183141A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183141A true JPS62183141A (ja) | 1987-08-11 |
Family
ID=12118510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61023733A Pending JPS62183141A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369721A (ja) * | 1989-08-09 | 1991-03-26 | Shimizu Corp | 急勾配盛士 |
| JPH0774146A (ja) * | 1990-02-09 | 1995-03-17 | Applied Materials Inc | 低融点無機材料を使用する集積回路構造の改良された平坦化方法 |
-
1986
- 1986-02-07 JP JP61023733A patent/JPS62183141A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369721A (ja) * | 1989-08-09 | 1991-03-26 | Shimizu Corp | 急勾配盛士 |
| JPH0774146A (ja) * | 1990-02-09 | 1995-03-17 | Applied Materials Inc | 低融点無機材料を使用する集積回路構造の改良された平坦化方法 |
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