JPS62183163A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、Ｍ　Ｉ　
Ｓ　ＦＥＴを有する半導体集積回路装置に関するもので
ある。

〔従来の技術〕

Ｍ　Ｉ　Ｓ　ＦＥＴのドレイン領域のチャネル領域側を
低濃度にして、ホットキャリアによるゲート絶縁膜の破
壊及びしきい値の変動を防止する技術は。

例えば１日経マグロウヒル社発行、別冊ｒマイクロデパ
イセズＪ　　１９８３年８月２２日発行、ｐ８３〜ｐ８
４に記載されている。この技術は、一般にＬＤＤ　（Ｌ
ｉｇｈｔｌｙ　　Ｄυｐｅｄ　　Ｄｒａｉｎ）とされ、
その概要は以下のとおりである。

ソース、ドレイン領域のチャネル領域側の低濃度領域を
形成するため、まずゲート電極をイオン打込みのマスク
としてリン等のｎ型不純物を半導体ル板表面に低濃度に
導入する。この後、ゲート電極を覆って厚い酸化シリコ
ン膜を形成し、この酸化シリコン膜を異方性エツチング
によってエツチングして、ゲート電極側部にサイドウオ
ールと言われている高濃度領域形成用マスクを形成する
。

この後、ゲート電極及び前記高濃度領域形成用マスクを
イオン打込みのマスクとして高濃度領域を形成する。

〔発明が解決しようとする問題点〕

本発明者は、前記ＬＤＤ技術を検討した結果。

次の問題点を見出した。すなわち、前記高濃度領域形成
用マスクであるサイドウオール形成のための異方性エツ
チング時に、ゲート絶縁膜との選択比がほぼ１であるた
めゲート絶縁膜がエツチングされて半導体基板表面が露
出する。このため、半導体基板表面にダメージが加わり
、また半導体基板表面がＦｅ等の重金属によって汚染さ
れて、半導体素子の特性劣化が生じる。

本発明の目的は、半導体基板表面へのダメージ。

汚染を防止して、半導体素子の特性を向上する技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

半導体基板表面を露出させずに、ソース領域及びドレイ
ン領域のチャネル領域側をゲート電極に対してセルファ
ラインで低濃度に形成するものである。

〔作用〕

上記した手段によれば、ソース領域及びドレイン領域形
成時に半導体基板表面にダメージが加ることかなく、ま
た汚染されることがないので、半導体素子の特性が向上
する。

〔実施例！〕

第１図乃至第７図は、実施例Ｉの製造方法におけるＤＲ
ＡＭのメモリセルの断面図である。

第１図に示すように、まず周知の技術によって、ｐ−型
半導体基板１の表面に、酸化シリコン膜からなるフィー
ルド絶縁膜２．９型チヤネルストツパ領域３、容量素子
の一方の電極であるｎ゛型半導体領域５、例えば酸化シ
リコン膜の上に窒化シリコン膜を積層して構成される容
量素子の誘電体膜６、例えば多結晶シリコン膜からなる
導電プレート４゜導電層プレート４の表面を覆う例えば
酸化シリコン膜からなる絶縁膜７を形成する。なお、絶
縁膜７が導電プレート４表面の熱酸化によって形成され
るため、この熱酸化時に半導体基板１の導電プレート４
から露出している表面に薄い酸化シリコン膜８が形成さ
れるが、この酸化シリコン膜８は後に除去する。

次に、第２図に示すように、第１図に示した薄い酸化シ
リコン膜８をエツチングによって除去し、この後再度半
導体基板ｌの絶ａｌＢＩ７及びフィールド絶縁膜２から
露出している表面を酸化して１例えば酸化シリコン膜か
らなるゲート絶縁膜９を形成する！次に、半導体基板ｌ
上の全面に、後にゲート電極ｌＯの一部となる多結晶シ
リコン膜ｌＯａを例えばＣＶＤによって形成する。なお
、多結晶シリコンｌｌ１１０　ａにはｎ型不純物例えば
リン（Ｐ）を熱拡散、イオン打込みによって導入する。

次に、多結晶シリコン膜１０ａの全上面に、例えばタン
グステン（Ｗ）シリサイド膜１０ｂを例えばＣＶＤによ
って形成する。次に、ゲート電極ｌＯを形成するための
レジストマスク１１をタングステンシリサイド膜Ｒｏｂ
の上に形成する。次に、レジストマスク１１から露出し
ているタングステンシリサイド膜Ｒｏｂを例えばＣＣｌ
４ガスに０２を添加したガスを用いたドライエツチング
によってパターニングし、さらに下層の多結晶シリコン
膜１０ａをバターニングしてゲート電極１０を形成する
。前記エツチングガスは、タングステンシリサイド膜１
０ｂ及び多結晶シリコン膜１０ａと、酸化シリコン膜か
らなるゲート絶縁膜９との間の選択比がｌＯ程度である
。したがって、前記ゲート電極ｌＯ形成時のエツチング
によって半導体基板１の表面が露出するようなことはな
い。

次に、第３図に示すように、ゲート電極ｌｏの一部であ
るタングステンシリサイド膜Ｒｏｂの上面にレジストマ
スク１１を残したまま、イオン打込みによってｎ型不純
物例えばヒ素（Ａｓ）１２をゲート電極ｌＯから露出し
ている半導体基板ｌの表面に導入して、ソース、ドレイ
ン領域の一部であるｒｌ”型半導体領域１３を形成する
。

次に、第４図に示すように、タングステンシリサイド膜
１０ｂの上に残在させであるレジストマスク１１をエツ
チングマスクとして１例えばＳＦ６ガス等を用いた等方
性ドライエツチングによって、タングステンシリサイド
膜１０ｂ及び多結晶シリコン膜１０ａの側面をエツチン
グする。前記ＳＦ６ガスは、酸化シリコン膜からなるゲ
ート絶縁膜９との間の選択比が１００程度と大きいため
、前記エツチングによって半導体基板１の表面が露出し
てしまうことがない。タングステンシリサイド膜１０ｂ
及び多結晶シリコン膜１０ａの側面をエツチングしたこ
とによって、ゲート電極１０はｎ゛型半導体領域１３形
成時より細くなる。すなわち、チャネル長方向における
長さが短くなる。なお、タングステンシリサイド膜１ｏ
ｂは、Ｗ、Ｍｏ、Ｔａ、Ｔｉ等の高融点金属膜としても
よく、またそれら高融点金属のシリサイド膜としてもよ
ａ ゲート電極１０のチャネル長方向における長さを短くす
る程度、すなわちｎ９型半導体領域１３形成時より短く
する程度は、−例として０．２〜０゜３μｍ程度にする
。なお、このゲート電極１ｏを短くする程度は、ドレイ
ン領域端部の電界を緩和してホットキャリアの発性を抑
性する程度、すなわちホットキャリア耐性と、後に形成
するｉ型半導体領域１５（第５図参照）の抵抗値を考慮
して決定される。ゲート電極ｌＯをエツチングによって
細くした後に、タングステンシリサイド膜１０ｂ上面の
レジストマスク１１を除去する。

次に、第５図に示すように、ゲート電極１０をイオン打
込みのマスクとして、半導体基板１のゲート電極１０か
ら露出している表面にイオン打込によってｎ型不純物１
例えばリン（Ｐ）１４を導入して、ソース、ドレイン領
域の一部であるｎ４型半導体領域１３のチャネル領域側
の端部にイ型半導体領域１５を形成する。ソース、ドレ
イン領域のそれぞれは、ｎ−型半導体領域１５とｎ゛型
半導体領域１３とからなる。

このように１本実施例では、ゲート電極１０の側部に酸
化シリコン膜からなる高濃度領域形成用マスク（サイド
ウオールスペーサ）を形成せずに、ｎ−型半導体領域１
５をゲート電極１０に対してセルファラインで形成して
いるので、以下の効果が得られる。

（１）前記サイドウオールスペーサの形成に伴う半導体
基板１表面の露出がないので、サイドウオールスペーサ
形成による半導体基板１表面へのダメージ及び汚染がな
い。

（２）前記（１）により、ソース、ドレイン領域である
ｉ型半導体領域１３．ｒ１°型半導体領域１５と半導体
基板１の間のリークが低減され、メモリセルの情報保持
時間が向上する。

（３）ｎ−型半導体領域１５形成時におけるゲート電極
１０のチャネル長方向の長さが　、１″型型半体領域１
３に対してセルファラインで規定されるので、ｉ型半導
体領域１５をｎ゛型半導体領域１３に対してセルファラ
インで形成することができる。

（４）前記（３）により、メモリセルの占有面積を縮小
することができる。

第６図に示すように、前記に型半導体領域１５を形成し
た後に半導体基板ｌ上の全面に１例えばＣＶＤによって
リンシリケートガラス（Ｐ　Ｓ　Ｇ）からなる絶縁膜１
６を形成する。

次に、第７図に示すように、読み出し時にドレイン領域
となるｎ゛型半導体領域１３の上の絶縁膜１６及びゲー
ト絶Ｒ膜９を選択的に除去して接続孔１７を形成する。

次に、例えばスパッタによって半導体基板ｌ上の全面に
アルミニウム膜を形成し、このアルミニウム膜を選択的
に除去してデータ線１８を形成する。この後、図示して
いないが半導体基板１上の全面に例えばＰＳＧ膜と窒化
シリコン膜を積層して最終保護膜を形成して、本実施例
は終了する。

【実施例■〕

第８図乃至第１７図は、ＤＲＡＭのメモリセルの製造工
程における断面図である。

実施例■は、半導体基板ｌの表面を露出させることなく
、ゲート電極１９の側部にサイドウオールスペーサ２１
を形成するものである。

まず、第８図に示すように実施例■と同様に。

ｐ″型半導体基板１にフィールド絶縁膜２、Ｐ型チャネ
ルストッパ領域３、導電プレート４、ｎ′型半導体領域
５、Ｍ電体膜６、絶縁膜７、ゲート絶蒜膜９を形成する
。ゲート絶縁膜９は、フィールド絶縁１１ｇ２及び絶縁
膜７から露出している半導体基板１の全表面を覆ってい
る。すなわち、半導基板１の表面には露出した部分がな
い。

次に、後にゲート電極１９の一部となり不純物が導入さ
れていない多結晶シリコン膜（ノンドープ）１９ａをＣ
ＶＤによって半導体基板１上の全面に５００〜１０００
λ程度の膜厚で形成する。

ノンドープ多結晶シリコンｆＱ　１９　ａは、ゲート絶
縁１１ＧＩ９の上面に被着している。次に、ノンドープ
多結晶シリコン膜１９ａの全上面に後にゲート電極１９
の一部となるｎ型不純物、例えばリンを含有したｎ型多
結晶シリコン膜１９ｂを例えばＣｖＤによって形成する
。このｎ型多結晶シリコン膜１９ｂは、ｎ型多結晶シリ
コンを直接ノンドープ多結晶シリコン膜１９ａの上に堆
積（デポジット）して形成してもよく、またノンドープ
多結晶シリコン膜１９ａの表面にイオン打込み又は熱拡
散によってｎ型不純物を導入して形成してもよい。次に
、ｎ型多結晶シリコン１１１９ｂの全上面に、後にゲー
ト電極１９の一部となる例えばタングステンシリサイド
膜１９ｃを例えばＣＶＤによって形成する。なお、１９
ｃは、タングステンシリサイド膜に限定されるものでは
なく、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の高融点金属膜でもよく
、また前記高融点金属のシリサイド膜でもよい。

次に、第１０図に示すように、ゲート電極１９を形成す
るためのレジストマスク２０をタングステンシリサイド
膜１９ｃの上面に被着して形成する。次に、レジストマ
スク２０から露出しているタングステンシリサイド膜１
９ｃを、例えば０２ＣＩＦａガスを用いたドライエツチ
ングによってエツチングし、さらに、レジストマスク２
０及びタングステンシリサイド膜１９ｃから露出したｎ
型多結晶シリコン膜１９ｂをエツチングする。前記Ｃ２
ＣｌＦ５ガスは、ｎ型多結晶シリコンに比べてノンドー
プ多結晶シリコンのエツチングレートが小さいという特
徴を有している。さらにエツチングの終点検出としてリ
ンの発行スペクトルを用いれば、ノンドープ多結晶シリ
コン膜１９ｂを精度良くゲート絶縁膜９の上面に残在さ
せることができる。前記エツチングの後にレジストマス
ク２０は除去する。

次に、第１１図に示すように、半導体基板１上の全面に
、例えばＣＶＤによって後に低濃度領域形成用マスク（
サイドウオールスペーサ）２１（第１２図参照）となる
酸化シリコン膜２１を形成する。

次に、第１２図に示すように、前記酸化シリコン膜２１
を反応性イオンエツチング（ＲＩ　Ｆ）によってその上
面からエツチングし、ゲートｆｆ電極１９の側部に酸化
シリコン膜からなるサイドウオールスペーサ２１を形成
する。このサイドウオールスペーサ２１の側面は、ゲー
ト電極１９の一部であるｎ型多結晶シリコン膜１９ｂ及
びタングステンシリサイド膜１９ｃの側面に被着し、ま
たその下面はノンドープ多結晶シリコン膜１９ａの上面
に被着している。

酸化シリコン膜からなるサイドウオールスペーサ２１形
成時のエツチングは、ノンドープ多結晶シリコン膜１９
ａとの間に選択比がとれるため、ノンドープ多結晶シリ
コン膜１９ａは残在している。すなわち、サイドウオー
ルスペーサ２１の形成によって半導体基板１の表面が露
出することがない。

次に、第１３図に示すように、サイドウオールスペーサ
２１、タングステンシリサイド膜１９ｃ、ｎ型多結晶シ
リコン［１９ｂをマスクとしたイオン打込みによってｎ
型不純物、例えばヒ素（Ａｓ）を半導体基板ｌの表面に
導入してソース、ドレイン領域の一部であるｎ°型半導
体領域１３を形成する。なお、第１３図は、に型半導体
領域１３をアニールによって拡散させた状態で示してい
る。次に、サイドウオールスペーサ２１をフ酸系のウェ
ットエツチング等によって除去する。

次に、第１４図に示すように、ノンドープ多結晶シリコ
ン膜１９ａのタングステンシリサイドＩＩ！３１９ｃ及
びｎ型多結晶シリコン膜１９ｂから露出している部分を
Ｃ２ＣＩ　Ｆ６　＋０２を用いたドライエツチングによ
って除去する。ノンドープ多結晶シリコン膜１９ａには
、後にｎ型多結晶シリコン膜１９ｂ中から不純物を拡散
させてｎ型化するが、そのためのアニール工程には、ソ
ース、ドレイン領域の引伸し拡散のためのアニールを用
いる。

前記ノンドープ多結晶シリコン［１１９ａをエツチング
するためのエツチングガスは、酸化シリコン膜からなる
ゲート絶縁膜９との間の選択比が大きいため、前記エツ
チングによって半導体基板１の表面が露出することはな
い、また、第１４図に示している工程では、ゲートｆｆ
１ｔｌｉ１９とｎ１型半導体領域１３の間の半導体基板
１の表面にｎ型不純物が導入されていないため、その部
分はＰ−型領域となっている。

次に、第１５図に示すように、ゲート電ｔｆ！１９をマ
スクとしたイオン打込みによって半導体基板１の表面に
ｎ型不純物１例えばリン（Ｐ）を導入してｎ−型半導体
領１５を形成する。ソース、ドレイン領域のそれぞれは
、ｎ４型半導体領域１３とｉ型半導体領域１５とからな
る。なお、ぎ型半導体領域１３及びｎ−型半導体領域１
５は、前記イオン打込みの後アニールを施して、第１５
図に示したような形状に形成する。また、第１６図に示
すように、ソース、ドレイン領域であるｎ３型半導体領
域１３及びｉ型半導体領域１５の引伸し拡散、絶縁膜１
６（第１７図参照）の焼固めのためのアニール等によっ
てｎ型多結晶シリコン膜１９ｂ中のｎ型不純物、例えば
リンをノンドープ多結晶シリコン膜１９ａ中に拡散して
ノンドープ多結晶シリコン膜１９ａをｎ型化する。した
がって、ゲート電極１９は、ｎ型多結晶シリコン膜１９
ｂとタングステンシリサイド膜１９ｃとからなる。

次に、第１７図に示すように、実施例Ｉと同様に１例え
ばＰＳＧからなる絶縁膜１６．接続孔１７、例えばアル
ミニウム層からなるデータ線１８゜さらに図示していな
い最終保護膜を形成する。

以上のように５本実施例によれば以下の効果を得ること
ができる。

（１）サイドウオールスペーサ２１形成時に半導体基板
１の表面が露出することがないので、半導体基板１への
ダメージ、汚染を防止することができる。

（２）前記（１）により、半導体基板１の表面にダメー
ジ、汚染が加わることによるソース、ドレイン領域と半
導体基板１の間のリークが低減されるので、メモリセル
の情報保持特性が向上する。

以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。

例えば、第１０図に示した工程で、レジストマスク２０
．ｎ型多結晶シリコン［Ｌ９ｂ、タングステンシリサイ
ド膜１９ｃをマスクとしたイオン打込みによって先にｎ
−型半導体領域１５を形成し、この後サイドウオールス
ペーサ２１を形成してｎ４型半導体領域１３を形成して
もよい。この場合、サイドウオールスペーサ２１を除去
する必要はない。

また、第１４図及び第１５図に示した工程において、サ
イドウオールスペーサ２１を除去した後、ノンドープ多
結晶シリコン膜１９ａをパターニングする以前にｎ−型
半導体領域１５を形成してもよい。

また１本実施例ではシリサイドと多結晶シリコンの重ね
膜であるいわゆるポリサイドゲートを用いた例について
説明したが、多結晶シリコンのみからなるゲートに対し
ても適用可能である。

また、本実施例はＤＲＡＭについて説明したが。

ＬＤＤ構造を用いるものであればどのようなものであっ
ても適用できる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば。

以下のとおりである。

すなわち、ソース、ドレイン領域の高濃度領域及びチャ
ネル領域側の低濃度領域の形成に伴って半導体基板表面
が露出されることがないので、半導体基板表面がダメー
ジを受ることがなく、また汚染されることがない。この
ため、半導体素子の特性が向上する。

【図面の簡単な説明】

第１図乃至第７図は、実施例■の製造工程におけるＤＲ
ＡＭのメモリセルの断面図、 第８図乃至第１７図は、実施例■の製造工程におけるＤ
ＲＡＭのメモリセルの断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４・・・導電プレート、５
．１３．１５・・・半導体領域、６．７，８．１６・・
・絶縁膜、９・・・ゲート絶縁膜（酸化シリコン膜）、
１゜・・・ゲート電極（１０ａ、１０ｂ）、１１＝−ゲ
ート電極形成用レジストマスク、１２．１４・・・不純
物、１７・・・接続孔、１８・・・データ線、１９ａ・
・・ノンドープ多結晶シリコン膜（サイドウオールスペ
ーサ２１形成時のエツチングストッパであり、またゲー
ト電極の一部となる）、１９・・・ゲート電極（１９ａ
　、　　１９　ｂ　、　１９　ｃ　）　、　２１　・＝
サイドウオールスペーサ（酸化シリコン膜）。 １０ｂ　　　　Ｂソザイド梗 第　　４　　図 ／σ 第　　６　　図 第　　７　　図 ／θ 第　　　９　　図 第１（−）　！１０ 第１１図 ／ｑ 竿　％２ｇ１Ｉ １γ乙−三り７つｔ′す ２／　−でイド１す【ルズへ１−１（５Ａθ２）第１３
図 ／ｑ 第１４図 ／ｑ 第１５図 Ｑ

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳＦＥＴのソース領域及びドレイン領域のチャ
   ネル領域側の不純物濃度を、半導体基板表面を露出させ
   ずにゲート電極に対してセルフアラインで低濃度に形成
   することを特徴とする半導体集積回路装置の製造方法。 ２、前記ソース領域及びドレイン領域のチャネル領域側
   の低濃度領域は、まずゲート電極をマスクとしたイオン
   打込みによってソース領域及びドレイン領域の高濃度領
   域を形成した後に、前記ゲート電極をエッチングによっ
   て細くし、この細くなったゲート電極をマスクとしたイ
   オン打込みによって形成することを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置の製造方法。 ３、前記ソース領域及びドレイン領域のチャネル領域側
   の低濃度領域及びその他の高濃度領域は、ゲート絶縁膜
   とエッチングレートが異る膜をゲート絶縁膜の全上面に
   形成した後に、この膜の上にゲート電極及びそのゲート
   電極の側部に高濃度領域形成用マスクを形成し、まず高
   濃度領域を形成した後に前記高濃度領域形成用マスクを
   除去し、この後ゲート電極に対してセルフアラインで低
   濃度領域を形成するか、あるいは前記ゲート絶縁膜とエ
   ッチングレートが異る膜の上のゲート電極をマスクとし
   てまず低濃度領域をゲート電極に対してセルフアライン
   で形成した後に、前記ゲート電極側部に高濃度領域形成
   用マスクを形成し、この後高濃度領域を形成することを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置の製造方法。 ４、前記ゲート絶縁膜とエッチングレートが異り、ゲー
   ト絶縁膜の上面に設けられる膜は、ゲート電極の一部と
   なる導電膜であることを特徴とする特許請求の範囲第２
   項記載の半導体集積回路装置の製造造法。