JPS5914676A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS5914676A JPS5914676A JP57123895A JP12389582A JPS5914676A JP S5914676 A JPS5914676 A JP S5914676A JP 57123895 A JP57123895 A JP 57123895A JP 12389582 A JP12389582 A JP 12389582A JP S5914676 A JPS5914676 A JP S5914676A
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- Japan
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- conductivity type
- substrate
- layer
- conductive type
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｐ−Ｎ接合部金具える縦型絶縁ゲート電界効
果型トランジスタの製造方法に係り、特にその電気的特
性の向上を可能にする製造方法に関するものである。
果型トランジスタの製造方法に係り、特にその電気的特
性の向上を可能にする製造方法に関するものである。
従来、プレーナ型の縦型絶縁ゲート電界効果トランジス
タ（以下、縦形ＭＯ８ＦＥＴ）を形成するためには、第
１図（ａ） Ｋ示すように１第１の導筒。
タ（以下、縦形ＭＯ８ＦＥＴ）を形成するためには、第
１図（ａ） Ｋ示すように１第１の導筒。
型基板１に熱酸化膜２を成長させ、フォト・リソグラフ
ィ技術により窓あけを行ない、基板と反対の導電型の不
純物のイオン注入もしくは拡散により、第１不純物領域
３を形成し、さらに第２．１図（ｂ）のように第１不純
物領域３内に、第１不純物領域。
ィ技術により窓あけを行ない、基板と反対の導電型の不
純物のイオン注入もしくは拡散により、第１不純物領域
３を形成し、さらに第２．１図（ｂ）のように第１不純
物領域３内に、第１不純物領域。
３と同じ導電型の第２不純物領域４を形成する。
さらに、第１図（Ｃ）のように全面酸化膜を除去し、ゲ
ート酸化膜５を約５００〜２０００に成長させ、さらに
その上にポリシリコンを約５００〜６０００Ａ成長させ
、フォト・リソグラフィ技術によりパターンを形成して
ポリシリコンを例えば、フレオンでドライエツチングし
、ポリシリコンロａ 、６ｂを形成し、これをマスクに
して、基板と反対の導電型の不純物のイオン注入もしく
け拡散により、第３不純物領域７を形成し、さらに、同
じポリシリコンをマスクにして基板と同じ導電型の不純
物をイオン注入もしくは、拡散により第４不純物領域８
を形成し、ポリシリコンロｂのみを除去し、その上に例
えＨ１ＣＶＤ酸化膜９を成長させ、さらにフォト・リソ
グラフィ技術により、窓あけを行ない酸化膜をエツチン
グを行ない、例えばアルミニウム蒸着を行ないアルミニ
ウム電極１０を形成されてきた。しかし、この工程を用
いると工程が多く、第１図（ｄ）に示すように素子部の
１サイクルＷがパターン精度により長くなり、集積度が
悪くなる。それに加えて、第１不純物領域３が形成され
電流が流れにくくなる上、第１図（ｄ）の４が長くな９
オン抵抗が大きくなると言う欠点を持っていた。
ート酸化膜５を約５００〜２０００に成長させ、さらに
その上にポリシリコンを約５００〜６０００Ａ成長させ
、フォト・リソグラフィ技術によりパターンを形成して
ポリシリコンを例えば、フレオンでドライエツチングし
、ポリシリコンロａ 、６ｂを形成し、これをマスクに
して、基板と反対の導電型の不純物のイオン注入もしく
け拡散により、第３不純物領域７を形成し、さらに、同
じポリシリコンをマスクにして基板と同じ導電型の不純
物をイオン注入もしくは、拡散により第４不純物領域８
を形成し、ポリシリコンロｂのみを除去し、その上に例
えＨ１ＣＶＤ酸化膜９を成長させ、さらにフォト・リソ
グラフィ技術により、窓あけを行ない酸化膜をエツチン
グを行ない、例えばアルミニウム蒸着を行ないアルミニ
ウム電極１０を形成されてきた。しかし、この工程を用
いると工程が多く、第１図（ｄ）に示すように素子部の
１サイクルＷがパターン精度により長くなり、集積度が
悪くなる。それに加えて、第１不純物領域３が形成され
電流が流れにくくなる上、第１図（ｄ）の４が長くな９
オン抵抗が大きくなると言う欠点を持っていた。
本発明の第１の目的は、縦形Ｍ０８ ＦＥＴの製造工程
を少なくすることにある。本発明の第２の目的は、縦形
Ｍ０８ ＦＥＴの集積度を高くすることにある。本発明
の第３の目的は、縦形ＭＯ８ＦＥＴのオン抵抗を小さく
することにある。
を少なくすることにある。本発明の第２の目的は、縦形
Ｍ０８ ＦＥＴの集積度を高くすることにある。本発明
の第３の目的は、縦形ＭＯ８ＦＥＴのオン抵抗を小さく
することにある。
本発明の特徴は、−導電型を有する半導体基板にゲート
酸化膜を熱酸化により成長させ、前述ゲート酸化膜上に
ポリ・シリコンを成長させ、フォト・リングラフィ技術
によ逆制御電極ポリシリコンをエツチングし、エツチン
グしてポリシリコンの除去された部分に、前記半導体基
板と反対の導電型不純物のイオン注入もしくは、拡散を
行ない、前記半導体基板と反対の導電型を有する第１半
導体領域を形成し、さらに前述第１半導体領域内に第１
半導体領域と同じ導電型の第２半導体５領域を形成し、
さらに、フォト・リソグラフィ技術を行。
酸化膜を熱酸化により成長させ、前述ゲート酸化膜上に
ポリ・シリコンを成長させ、フォト・リングラフィ技術
によ逆制御電極ポリシリコンをエツチングし、エツチン
グしてポリシリコンの除去された部分に、前記半導体基
板と反対の導電型不純物のイオン注入もしくは、拡散を
行ない、前記半導体基板と反対の導電型を有する第１半
導体領域を形成し、さらに前述第１半導体領域内に第１
半導体領域と同じ導電型の第２半導体５領域を形成し、
さらに、フォト・リソグラフィ技術を行。
ない第２半導体領域をイオン注入より保膿し、前記制御
電極ポリシリコンと共にマスクとｊブＣ１前記半導体基
板と同じイオン注入を行ない前記半導体基板と同じ導電
型の第３半導体領域を形成し、前記制御電極ポリシリコ
ンを第１ゲート、第１半導体領域を第２ゲート、前記第
３半酒体領域をソース、半導体基板の裏面をドレインと
する縦型電界効果トランジスタの製造方法にある。
電極ポリシリコンと共にマスクとｊブＣ１前記半導体基
板と同じイオン注入を行ない前記半導体基板と同じ導電
型の第３半導体領域を形成し、前記制御電極ポリシリコ
ンを第１ゲート、第１半導体領域を第２ゲート、前記第
３半酒体領域をソース、半導体基板の裏面をドレインと
する縦型電界効果トランジスタの製造方法にある。
すなわち、本発明の特徴は、縦形ＭＯ８ＦＥＴにおいて
ポリシリコンを用いて自己整合法と共にフォト・リング
ラフィ技術のレジストを用いてソース領域を形成するこ
とにある。さらに第１図（ｄ）の第１不純物領域３を省
略することにある。
ポリシリコンを用いて自己整合法と共にフォト・リング
ラフィ技術のレジストを用いてソース領域を形成するこ
とにある。さらに第１図（ｄ）の第１不純物領域３を省
略することにある。
本発明によれは、第１図（ｄ）の第１不純物領域３を省
略することにより素子の厚みｌ’に短くすることができ
、オン抵抗を小さくで・きる。更に本発明によれは、ポ
リシリコンを用いて自己整合法と共にフォトゆリソグラ
フィ技術のレジストを用いて、ソース領域を形成し、第
１図（ｄ）のｂの距離を変更せずにＷの距離を短くする
ことができる。従りて、集積度が上が９％気気性特性向
上に寄与する。
略することにより素子の厚みｌ’に短くすることができ
、オン抵抗を小さくで・きる。更に本発明によれは、ポ
リシリコンを用いて自己整合法と共にフォトゆリソグラ
フィ技術のレジストを用いて、ソース領域を形成し、第
１図（ｄ）のｂの距離を変更せずにＷの距離を短くする
ことができる。従りて、集積度が上が９％気気性特性向
上に寄与する。
以下、本発明について第２図（ａ）〜（ｄ）を用いて詳
細に説明する。まず第２図（ａ）に示すように、ゲート
酸化５を成長させ、その上にポリシリコンロ（ゲート電
極）を成長させ、基板と反対の導電型の不純物のイオン
注入もしくは拡散により第５不純物領域１１を形成する
。第２図（ｂ）に示すように第５不純物領域１１内に第
５不純物領域と同導電型の第６不純物領域１２を形成す
る。さらに、第２図（Ｃ）に示すようにフォト−リソグ
ラフィ技術により第６不純物領域１２をレジスト１３に
より保護し、ポリシリコンロａの自己整合を合わせて用
いて半導体基板と同じ導電型のイオン注入により第７不
純物領域１４（ソース領域）を形成する。その上に第２
図（ｄ）のようにＣＶＤｖ化膜９を成長し、フォト・リ
ングラフィ技術により窓あけを行ない酸化膜エツチング
を行ない、その上にソースアルミニクム電極１０を形成
する。第２図（ｄ）の１５はドレイン電極である。ポリ
シリコンを用い°Ｃ自己整合法と共に、フォト・リソグ
ラフィ技術のレジストを用いて第６不純物領域を１’＋
’ 謹しながらイオン注入を行ない、ソース領域１４’
に形成し第２図（ｄ）のＷの長さを短くすることにおり
集積度を上げることができる。また、第１図の第１不純
物佃域３を形成しないため、長ＩＪＩ短くすることがで
き、オン抵抗の減少に寄与する。
細に説明する。まず第２図（ａ）に示すように、ゲート
酸化５を成長させ、その上にポリシリコンロ（ゲート電
極）を成長させ、基板と反対の導電型の不純物のイオン
注入もしくは拡散により第５不純物領域１１を形成する
。第２図（ｂ）に示すように第５不純物領域１１内に第
５不純物領域と同導電型の第６不純物領域１２を形成す
る。さらに、第２図（Ｃ）に示すようにフォト−リソグ
ラフィ技術により第６不純物領域１２をレジスト１３に
より保護し、ポリシリコンロａの自己整合を合わせて用
いて半導体基板と同じ導電型のイオン注入により第７不
純物領域１４（ソース領域）を形成する。その上に第２
図（ｄ）のようにＣＶＤｖ化膜９を成長し、フォト・リ
ングラフィ技術により窓あけを行ない酸化膜エツチング
を行ない、その上にソースアルミニクム電極１０を形成
する。第２図（ｄ）の１５はドレイン電極である。ポリ
シリコンを用い°Ｃ自己整合法と共に、フォト・リソグ
ラフィ技術のレジストを用いて第６不純物領域を１’＋
’ 謹しながらイオン注入を行ない、ソース領域１４’
に形成し第２図（ｄ）のＷの長さを短くすることにおり
集積度を上げることができる。また、第１図の第１不純
物佃域３を形成しないため、長ＩＪＩ短くすることがで
き、オン抵抗の減少に寄与する。
本発明によれば、縦形ＭＯ８ＦＥＴにおいて、ポリシリ
コンを用いて自己整合法と共にフメト・リソグラフィ技
術のレジストを用い°Ｃソース領埴を形成することによ
り、素子部の１サイクルの長さを短くすることができ梨
積度を上り′ることができる。また本発明によれは、縦
形Ｍ０８ ＦＥＴにおいて第１図（ｄ）の第１不純物領
域３を省略することにより素子の厚みｌを短くすること
ができ、オン抵抗を小さくすることができる。
コンを用いて自己整合法と共にフメト・リソグラフィ技
術のレジストを用い°Ｃソース領埴を形成することによ
り、素子部の１サイクルの長さを短くすることができ梨
積度を上り′ることができる。また本発明によれは、縦
形Ｍ０８ ＦＥＴにおいて第１図（ｄ）の第１不純物領
域３を省略することにより素子の厚みｌを短くすること
ができ、オン抵抗を小さくすることができる。
第１図（ａ）〜（ｄ）は各々従来の縦型ＭＯ８ＦＥＴの
製造方法を工程順に示す断面図、第２図（ａ）〜（ｄ）
は各々本発明実施例の製造工程を工程１胆に示す断面図
、である。 なお図において、１・・・・・・−導電型基板、２・・
・・・・酸化膜、３・・・・・・基板と反対の導電型の
第１不純物領域、４・・・・・・基板と反対の導電型の
第２不純物領域、５・・・・・・ゲート酸化膜、６・・
・・・・ゲート・ポリシリコン、７・・・・・・基板と
反対の導電型の第３不純物領域、８・・・・・・基板と
同じ導電型の第４不純物領域、９・・・・・・ＣＶＤ酸
化膜（絶縁膜）、１ｏ・・・・・・ソース１極、１１・
・・・・・基板と反対の導電型の第５不純物領域、１２
・・・・・・基板と反対の導電型の第６不純物領域、１
３・・・・・・基板と反対の導電型の第６不純物領域用
保護レジスト、１４・・・・・・ソース領域、１５・・
・・・・ドレイン電極、である。 第１図 ′５ 第２図
製造方法を工程順に示す断面図、第２図（ａ）〜（ｄ）
は各々本発明実施例の製造工程を工程１胆に示す断面図
、である。 なお図において、１・・・・・・−導電型基板、２・・
・・・・酸化膜、３・・・・・・基板と反対の導電型の
第１不純物領域、４・・・・・・基板と反対の導電型の
第２不純物領域、５・・・・・・ゲート酸化膜、６・・
・・・・ゲート・ポリシリコン、７・・・・・・基板と
反対の導電型の第３不純物領域、８・・・・・・基板と
同じ導電型の第４不純物領域、９・・・・・・ＣＶＤ酸
化膜（絶縁膜）、１ｏ・・・・・・ソース１極、１１・
・・・・・基板と反対の導電型の第５不純物領域、１２
・・・・・・基板と反対の導電型の第６不純物領域、１
３・・・・・・基板と反対の導電型の第６不純物領域用
保護レジスト、１４・・・・・・ソース領域、１５・・
・・・・ドレイン電極、である。 第１図 ′５ 第２図
Claims (1)
- 縦型電界効果トランジスタの製造方法において、−導電
型の半導体基板の主表面上に酸化酸を設ける工程と、該
酸化膜上にポリシリコン層を設ける工程と、該酸化膜お
よび該ポリシリコン層を選択的に除去して前記主表面を
露出する工程と、該露出した部分に逆導電型領域を設け
る工程と、骸逆導電型領域内に選択的に高濃度逆導電型
領域と一導電型領域と會設ける工程とを含むことを％徴
とする縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123895A JPS5914676A (ja) | 1982-07-16 | 1982-07-16 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123895A JPS5914676A (ja) | 1982-07-16 | 1982-07-16 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914676A true JPS5914676A (ja) | 1984-01-25 |
| JPH0547982B2 JPH0547982B2 (ja) | 1993-07-20 |
Family
ID=14871991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123895A Granted JPS5914676A (ja) | 1982-07-16 | 1982-07-16 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648673A (en) * | 1987-06-30 | 1989-01-12 | Rohm Co Ltd | Manufacture of semiconductor device |
| JPH05145027A (ja) * | 1990-12-21 | 1993-06-11 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185381A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | |
| JPS5610971A (en) * | 1979-06-29 | 1981-02-03 | Thomson Csf | Longitudinal field effect power transistor |
| JPS5726467A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-07-16 JP JP57123895A patent/JPS5914676A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185381A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | |
| JPS5610971A (en) * | 1979-06-29 | 1981-02-03 | Thomson Csf | Longitudinal field effect power transistor |
| JPS5726467A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648673A (en) * | 1987-06-30 | 1989-01-12 | Rohm Co Ltd | Manufacture of semiconductor device |
| JPH05145027A (ja) * | 1990-12-21 | 1993-06-11 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547982B2 (ja) | 1993-07-20 |
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