JPS62186565A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPS62186565A JPS62186565A JP61028449A JP2844986A JPS62186565A JP S62186565 A JPS62186565 A JP S62186565A JP 61028449 A JP61028449 A JP 61028449A JP 2844986 A JP2844986 A JP 2844986A JP S62186565 A JPS62186565 A JP S62186565A
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- JP
- Japan
- Prior art keywords
- type semiconductor
- conductivity type
- source
- semiconductor region
- region
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- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果型半導体装置に関し、特にゲート
とソース間の絶縁破壊による不良率の低減を図ワた電界
効果型半導体装置に関するものである。
とソース間の絶縁破壊による不良率の低減を図ワた電界
効果型半導体装置に関するものである。
第２図は従来の電界効果型半導体装置としてのパワーＭ
ＯＳ電界効果トランジスタ（以下、電界効果トランジス
タをＦＥＴと略記する）を示す断面図である０図におい
て、１ｂは半導体基板である第１導電形高濃度ドレイン
領域、１ａは第１導電形高濃度ドレイン領域１ｂの表面
に形成された第１８電形低濃度ドレイン領域、２は第１
導電形低濃度ドレイン領域１ａの表面に形成された複数
の第２導電形半導体領域、３は各第２導電形半導体領域
２内に中央部をあけて形成された第１導電形ソース領域
、４は各第２導電形半導体領域２間の第１導電形低濃度
ドレイン領域１ａの表面、第１導電形低濃度ドレイン領
域１ａと各第１導電形ソース領域３間の各第２導電形半
導体領域２の表面および各第１導電形ソース領域３の表
面の一部に形成された絶縁膜、５は絶縁膜４の表面に形
成されたゲート電極、６は各第１導電形ソース領域３の
表面の一部およびソース領域３の中央部の第２導電形半
導体領域２の表面に絶縁膜４を介して形成されたソース
電極、７は第２導電形半導体領域２の一部であるチャネ
ル形成領域、８は第１導電形高濃度ドレイン領域１ｂの
下面に形成されたドレイン電極、２１は各第２導電形半
導体領域２の凸部である。
ＯＳ電界効果トランジスタ（以下、電界効果トランジス
タをＦＥＴと略記する）を示す断面図である０図におい
て、１ｂは半導体基板である第１導電形高濃度ドレイン
領域、１ａは第１導電形高濃度ドレイン領域１ｂの表面
に形成された第１８電形低濃度ドレイン領域、２は第１
導電形低濃度ドレイン領域１ａの表面に形成された複数
の第２導電形半導体領域、３は各第２導電形半導体領域
２内に中央部をあけて形成された第１導電形ソース領域
、４は各第２導電形半導体領域２間の第１導電形低濃度
ドレイン領域１ａの表面、第１導電形低濃度ドレイン領
域１ａと各第１導電形ソース領域３間の各第２導電形半
導体領域２の表面および各第１導電形ソース領域３の表
面の一部に形成された絶縁膜、５は絶縁膜４の表面に形
成されたゲート電極、６は各第１導電形ソース領域３の
表面の一部およびソース領域３の中央部の第２導電形半
導体領域２の表面に絶縁膜４を介して形成されたソース
電極、７は第２導電形半導体領域２の一部であるチャネ
ル形成領域、８は第１導電形高濃度ドレイン領域１ｂの
下面に形成されたドレイン電極、２１は各第２導電形半
導体領域２の凸部である。
パワーＭＯＳ Ｆ ＥＴは、このような基本ユニットが
多数並列接続され、そのＭＯＳユニノｌ−セルの領域を
囲むように第２導電形のガードリング９を備えた構造で
、高耐圧を得ることができる。
多数並列接続され、そのＭＯＳユニノｌ−セルの領域を
囲むように第２導電形のガードリング９を備えた構造で
、高耐圧を得ることができる。
次に動作について説明する。ドレイン電極８とソ・−ス
ミ極６間にドレイン電圧を印加した状態で、ゲート電極
５とソース電極６間にゲート電圧を印加すると、チャネ
ル形成領域７にチャネルが形成され、ドレイン電極８と
ソース電極６間にドレイン電流が流れる。このとき、ゲ
ート電極５とソース電極６間に印加するゲート電圧を制
御することによって、ドレイン電極８とソース電極６間
を流れるトレイン電流を制御することができる。ソース
電流６による第２導電形半導体領域２とソース領域３と
の短絡は、チャネル形成領域７の電位を固定させるため
に不可欠である。
ミ極６間にドレイン電圧を印加した状態で、ゲート電極
５とソース電極６間にゲート電圧を印加すると、チャネ
ル形成領域７にチャネルが形成され、ドレイン電極８と
ソース電極６間にドレイン電流が流れる。このとき、ゲ
ート電極５とソース電極６間に印加するゲート電圧を制
御することによって、ドレイン電極８とソース電極６間
を流れるトレイン電流を制御することができる。ソース
電流６による第２導電形半導体領域２とソース領域３と
の短絡は、チャネル形成領域７の電位を固定させるため
に不可欠である。
従来の電界効果型半導体装置は以上のように構成されて
おり、絶縁膜４を介してソース電極３とゲート電極５と
を絶縁しているので、ソース電極３とゲート電極５間に
絶縁膜４を破壊するのに十分な電圧、たとえば静電気な
どが加った場合に絶縁膜４が永久破壊を起こすという問
題点があった。
おり、絶縁膜４を介してソース電極３とゲート電極５と
を絶縁しているので、ソース電極３とゲート電極５間に
絶縁膜４を破壊するのに十分な電圧、たとえば静電気な
どが加った場合に絶縁膜４が永久破壊を起こすという問
題点があった。
この発明は、上記のような問題点を解消するためになさ
れたものでソース電極とゲート電極との間の絶縁破壊に
よる不良率を改善した電界効果型半導体装置を提供する
ことを目的とする。
れたものでソース電極とゲート電極との間の絶縁破壊に
よる不良率を改善した電界効果型半導体装置を提供する
ことを目的とする。
この発明に係る電界効果型半導体装置は、動作時のゲー
ト電極−ソース電極印加電圧より大きな耐圧を有し、か
つ絶縁膜を破壊する電圧よりも低い耐圧を有した一対の
ダイオードをアノード、カソードどちらか同一端子を共
通にして直列接続し。
ト電極−ソース電極印加電圧より大きな耐圧を有し、か
つ絶縁膜を破壊する電圧よりも低い耐圧を有した一対の
ダイオードをアノード、カソードどちらか同一端子を共
通にして直列接続し。
これをゲート電極−ソース電極間に内臓したものである
。
。
この発明においては、ゲート電極−ソース電極間にアノ
ード、カソードどちらか同一端子を共通にして直列接続
したダイオードを形成しているので、ゲート電極−ソー
ス電極間に大きな電圧が印加されたとき、上記内蔵ダイ
オードが降伏し、これによりゲート電極−ソース電極間
の絶縁膜には大きな電圧が印加されず、絶縁破壊から保
護することができる。
ード、カソードどちらか同一端子を共通にして直列接続
したダイオードを形成しているので、ゲート電極−ソー
ス電極間に大きな電圧が印加されたとき、上記内蔵ダイ
オードが降伏し、これによりゲート電極−ソース電極間
の絶縁膜には大きな電圧が印加されず、絶縁破壊から保
護することができる。
以下、この発明の一実施例を図について説明する。
第１図において、１ ａ、 １ ｂ、 ２〜９は第
２図に示した従来の電界効果型半導体におけるものと同
様のものである。１０．１１はガードリング９内に形成
され、各々ダイオードのカソード領域となる第１導電形
半導体領域であり、ゲート電極５−ソース電極３間には
アノード側が共通のダイオードが直列接続されて内蔵さ
れている。各々の内蔵ダイオードの耐圧は、ガードリン
グ９の不純物濃度をコントロールすることにより、動作
時のゲート電極５−ソース電極３間の印加電圧±２０Ｖ
より大きな耐圧で、かつＭＯＳユニットセル内のゲート
−ソース間の絶縁破壊電圧より小さい耐圧に制御されて
いる。
２図に示した従来の電界効果型半導体におけるものと同
様のものである。１０．１１はガードリング９内に形成
され、各々ダイオードのカソード領域となる第１導電形
半導体領域であり、ゲート電極５−ソース電極３間には
アノード側が共通のダイオードが直列接続されて内蔵さ
れている。各々の内蔵ダイオードの耐圧は、ガードリン
グ９の不純物濃度をコントロールすることにより、動作
時のゲート電極５−ソース電極３間の印加電圧±２０Ｖ
より大きな耐圧で、かつＭＯＳユニットセル内のゲート
−ソース間の絶縁破壊電圧より小さい耐圧に制御されて
いる。
このように、本実施例の電界効果型半導体装置では、ゲ
ート電極５とソース電極３間にアノード側が共通のダイ
オードが直列に接続されて内蔵されているので、ゲート
電極５−ソース電極３間に内蔵ダイオードの耐圧以上の
電圧が印加されたとき、内蔵ダイオードが降伏し、ゲー
ト電極５−ソース電極３間の絶縁膜４の破壊電圧に達せ
ず、絶縁膜４は永久破壊から保護される。
ート電極５とソース電極３間にアノード側が共通のダイ
オードが直列に接続されて内蔵されているので、ゲート
電極５−ソース電極３間に内蔵ダイオードの耐圧以上の
電圧が印加されたとき、内蔵ダイオードが降伏し、ゲー
ト電極５−ソース電極３間の絶縁膜４の破壊電圧に達せ
ず、絶縁膜４は永久破壊から保護される。
なお上記実施例では内蔵ダイオードのアノードを共通接
続したが、これはカソードを共通接続してもよい。
続したが、これはカソードを共通接続してもよい。
以上のように、この発明によれば、ゲート−ソース間に
アノード又はカソードが共通に直列接続された一対のダ
イオードを内蔵したので、ゲート−ソース間に高電圧が
印加されたとき、内蔵ダイオードが降伏しゲート−ソー
ス間の絶縁膜に高電圧が印加されず、絶縁膜を永久破壊
から保護することができる効果がある。
アノード又はカソードが共通に直列接続された一対のダ
イオードを内蔵したので、ゲート−ソース間に高電圧が
印加されたとき、内蔵ダイオードが降伏しゲート−ソー
ス間の絶縁膜に高電圧が印加されず、絶縁膜を永久破壊
から保護することができる効果がある。
第１図はこの発明の一実施例による電界効果型半導体装
置の断面図、第２図は従来の電界効果型半導体装置の一
例を示す断面図である。 １ａは第１導電形低濃度ドレイン領域、１ｂは第１導電
形高濃度ドレイン領域、２．９は第２導電形半導体領域
、３は第１ｍ型彫ソース領域、４は絶縁膜、５はゲート
電極、６はソース電極、７はチャネル形成領域、８はド
レイン電極、１０゜１１は第１導電形半導体領域。 なお図中同一符号は同−又は相当部分を示す。
置の断面図、第２図は従来の電界効果型半導体装置の一
例を示す断面図である。 １ａは第１導電形低濃度ドレイン領域、１ｂは第１導電
形高濃度ドレイン領域、２．９は第２導電形半導体領域
、３は第１ｍ型彫ソース領域、４は絶縁膜、５はゲート
電極、６はソース電極、７はチャネル形成領域、８はド
レイン電極、１０゜１１は第１導電形半導体領域。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）第１導電形半導体基板と、 この基板の表面に形成される第２導電形半導体領域と、 この第２導電形半導体領域内のその表面に中央部をあけ
て形成される第１導電形半導体領域と、上記基板と上記
第１導電形半導体領域間の上記第２導電形半導体領域の
表面に形成される絶縁膜と、 この絶縁膜の表面に形成されるゲート電極と、上記第２
導電形半導体領域と第１導電形半導体領域とを短絡する
ように形成したソース電極と、上記第１導電形半導体基
板の裏面に形成されるドレイン電極とを備え、 縦方向に主電流の経路を有する電界効果型半導体装置に
おいて、 上記電界効果によって動作する領域を取り囲むように第
２導電形半導体領域のガードリングを形成し、 そのガードリング内に第１導電形半導体領域を分離して
形成し、その一方をゲート電極と接続し、他方をソース
電極と接続したことを特徴とする電界効果型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028449A JPS62186565A (ja) | 1986-02-12 | 1986-02-12 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028449A JPS62186565A (ja) | 1986-02-12 | 1986-02-12 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62186565A true JPS62186565A (ja) | 1987-08-14 |
Family
ID=12248976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61028449A Pending JPS62186565A (ja) | 1986-02-12 | 1986-02-12 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62186565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140981A (ja) * | 1988-11-22 | 1990-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| EP3979330A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp regions in a well region |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
-
1986
- 1986-02-12 JP JP61028449A patent/JPS62186565A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140981A (ja) * | 1988-11-22 | 1990-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| EP3979330A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp regions in a well region |
| US12057473B2 (en) | 2020-09-30 | 2024-08-06 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp regions in a well region |
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