JPH04326575A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH04326575A JPH04326575A JP3096512A JP9651291A JPH04326575A JP H04326575 A JPH04326575 A JP H04326575A JP 3096512 A JP3096512 A JP 3096512A JP 9651291 A JP9651291 A JP 9651291A JP H04326575 A JPH04326575 A JP H04326575A
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- JP
- Japan
- Prior art keywords
- input
- buffer
- output
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に関し、特
にマスタスライス方式の集積回路装置に関する。
にマスタスライス方式の集積回路装置に関する。
【０００２】
【従来の技術】従来のこの種の集積回路装置は、図３に
示すように、ゲート回路等の基本セルを形成した半導体
チップ６上に、内部と外部とのインタフェース用の入力
バッファ７１と出力バッファ７２とからなる入出力回路
７と、対応するボンデイングパッド２とを備えて構成さ
れていた。ボンデイングパッド２は、リード等の外部端
子と半導体チップ４上の内部回路との電気的接続用の電
極である。
示すように、ゲート回路等の基本セルを形成した半導体
チップ６上に、内部と外部とのインタフェース用の入力
バッファ７１と出力バッファ７２とからなる入出力回路
７と、対応するボンデイングパッド２とを備えて構成さ
れていた。ボンデイングパッド２は、リード等の外部端
子と半導体チップ４上の内部回路との電気的接続用の電
極である。
【０００３】ボンデイングパッド２は、入出力回路７の
１組に対し１つ配置されている。回路構成に対応して入
力バッファ７１あるいは出力バッファ７２のいずれかを
選択し、対応するボンデイングパッド２にボンデイング
ワイヤ４により電気的接続することにより入力回路ある
いは出力回路のどちらでも構成できるというものであっ
た。
１組に対し１つ配置されている。回路構成に対応して入
力バッファ７１あるいは出力バッファ７２のいずれかを
選択し、対応するボンデイングパッド２にボンデイング
ワイヤ４により電気的接続することにより入力回路ある
いは出力回路のどちらでも構成できるというものであっ
た。
【０００４】一般的に、入力バッファ７１に比較して、
出力バッファ７２は大電流を扱うので構成トランジスタ
のサイズや使用個数も約３倍と大きくなっている。図３
の例では、入力バッファ７１の長さが約０．２ｍｍに対
し、出力バッファ７２の長さは約０．８ｍｍであり、し
たがって、入出力回路７の長さは約１ｍｍとなっていた
。
出力バッファ７２は大電流を扱うので構成トランジスタ
のサイズや使用個数も約３倍と大きくなっている。図３
の例では、入力バッファ７１の長さが約０．２ｍｍに対
し、出力バッファ７２の長さは約０．８ｍｍであり、し
たがって、入出力回路７の長さは約１ｍｍとなっていた
。
【０００５】ここで、この種の集積回路装置における入
出力回路の使用比率の一例を示すと、入力バッファ７１
の４０％に対し、出力バッファ７２の６０％である。す
なわち、入力バッファ７１の６０％と出力バッファ７２
の４０％が未使用の無駄な領域となっていた。
出力回路の使用比率の一例を示すと、入力バッファ７１
の４０％に対し、出力バッファ７２の６０％である。す
なわち、入力バッファ７１の６０％と出力バッファ７２
の４０％が未使用の無駄な領域となっていた。
【０００６】
【発明が解決しようとする課題】上述した従来の集積回
路装置は、外部端子に対する電気的接続用のボンデイン
グパッドは、入出力回路の１組に対し１つ配置されてい
るだけなので、使用しない方のバッフアは、そのまま放
置され、半導体チップ上において無駄な領域となるため
、チップ全体に対す入出力回路の占める面積が大きくな
りチップサイズが拡大するという欠点を有している。
路装置は、外部端子に対する電気的接続用のボンデイン
グパッドは、入出力回路の１組に対し１つ配置されてい
るだけなので、使用しない方のバッフアは、そのまま放
置され、半導体チップ上において無駄な領域となるため
、チップ全体に対す入出力回路の占める面積が大きくな
りチップサイズが拡大するという欠点を有している。
【０００７】
【課題を解決するための手段】本発明の集積回路装置は
、半導体チップ上に予め形成された複数の基本セルと、
入力バッファと出力バッファとからなる複数の入出力回
路とを備えるマスタスライス方式の集積回路装置におい
て、それぞれの前記入出力回路の前記入力バッファと前
記出力バッファとにそれぞれ対応するボンデイングパッ
ドを備えて構成されている。
、半導体チップ上に予め形成された複数の基本セルと、
入力バッファと出力バッファとからなる複数の入出力回
路とを備えるマスタスライス方式の集積回路装置におい
て、それぞれの前記入出力回路の前記入力バッファと前
記出力バッファとにそれぞれ対応するボンデイングパッ
ドを備えて構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の集積回路装置の一実施例を
示す部分平面図である。
示す部分平面図である。
【００１０】本実施例の集積回路装置は、図１に示すよ
うに、ゲート回路等の基本セルを形成した半導体チップ
６上に、内部と外部とのインタフェース用の入力バッフ
ァ１１と出力バッファ１２とからなる入出力回路１と、
入力バッファ１１と出力バッファ１２にそれぞれ対応す
るボンデイングパッド２，３とを備えて構成されている
。ボンデイングパッド２，３は、リード等の外部端子と
半導体チップ６上の内部回路との電気的接続用の電極で
ある。
うに、ゲート回路等の基本セルを形成した半導体チップ
６上に、内部と外部とのインタフェース用の入力バッフ
ァ１１と出力バッファ１２とからなる入出力回路１と、
入力バッファ１１と出力バッファ１２にそれぞれ対応す
るボンデイングパッド２，３とを備えて構成されている
。ボンデイングパッド２，３は、リード等の外部端子と
半導体チップ６上の内部回路との電気的接続用の電極で
ある。
【００１１】ボンデイングパッド２は、入出力回路１の
入力バッファ１１に対し１つ配置されており、ボンデイ
ングワイヤ４により電気的接続される。また、ボンデイ
ングッド３は、入出力回路１の出力バッファ１２に対し
１つ配置されており、ボンデイングワイヤ５により電気
的接続される。
入力バッファ１１に対し１つ配置されており、ボンデイ
ングワイヤ４により電気的接続される。また、ボンデイ
ングッド３は、入出力回路１の出力バッファ１２に対し
１つ配置されており、ボンデイングワイヤ５により電気
的接続される。
【００１２】図１に示すように、入出力回路１を２つの
ボンデイングパッド２，３に正対するように配置する場
合は、従来例の１つのボンデイングパッドに対する場合
に比して間口の寸法を約２倍に大きくできるので、所要
面積が同一の場合はその分だけ、すなわち、約１／２に
長さ方向の寸法を低減できる。
ボンデイングパッド２，３に正対するように配置する場
合は、従来例の１つのボンデイングパッドに対する場合
に比して間口の寸法を約２倍に大きくできるので、所要
面積が同一の場合はその分だけ、すなわち、約１／２に
長さ方向の寸法を低減できる。
【００１３】ここで、入出力回路の使用比率を従来例の
場合と同様に、入力バッファの４０％に対し、出力バッ
ファが６０％であるとすると、図１のように、入出力が
１：１の場合は、入出回路１の３組ごとに、入力バッフ
ァ１１の１つが未使用になる。すなわち、入力バッファ
１１の未使用率は３３％、また、出力回路１２の未使用
率は０％ととなる。これは、従来例の入力バッファの６
０％と出力バッファの４０％の未使用率に比して大幅な
改善といえる。
場合と同様に、入力バッファの４０％に対し、出力バッ
ファが６０％であるとすると、図１のように、入出力が
１：１の場合は、入出回路１の３組ごとに、入力バッフ
ァ１１の１つが未使用になる。すなわち、入力バッファ
１１の未使用率は３３％、また、出力回路１２の未使用
率は０％ととなる。これは、従来例の入力バッファの６
０％と出力バッファの４０％の未使用率に比して大幅な
改善といえる。
【００１４】次に、本発明の第二の実施例について説明
する。
する。
【００１５】図２は本発明の集積回路装置の第二の実施
例を示す部分平面図である。
例を示す部分平面図である。
【００１６】図２に示す本実施例の図１に示した第一の
実施例との相違点は、入出力回路８が、第一の実施例に
おける出力バッファ１２に加えて第二の出力バッファ１
３を有すること、これに対応して、ボンデイングパッド
９と、ボンデイングワイヤ１０が加えられたことである
。
実施例との相違点は、入出力回路８が、第一の実施例に
おける出力バッファ１２に加えて第二の出力バッファ１
３を有すること、これに対応して、ボンデイングパッド
９と、ボンデイングワイヤ１０が加えられたことである
。
【００１７】ここで、入出力回路の使用比率を第一の実
施例および従来例の場合と同様に、入力バッファの４０
％に対し、出力バッファが６０％であるとする。図１に
示す第一の実施例の入出力回路２つと、図２に示す第二
の実施例の入出力回路２つとを組合せることにより、入
力バッファおよび出力バッファ共、未使用率は０％とな
る。したがって、無駄な領域がない半導体チップを構成
できるという利点がある。
施例および従来例の場合と同様に、入力バッファの４０
％に対し、出力バッファが６０％であるとする。図１に
示す第一の実施例の入出力回路２つと、図２に示す第二
の実施例の入出力回路２つとを組合せることにより、入
力バッファおよび出力バッファ共、未使用率は０％とな
る。したがって、無駄な領域がない半導体チップを構成
できるという利点がある。
【００１８】
【発明の効果】以上説明したように、本発明の集積回路
装置は、それぞれの入出力回路の入力バッファと出力バ
ッファとにそれぞれ対応するボンデイングパッドを備え
ることにより、入出力回路における未使用の無駄な領域
の発生を低減できるので、チップ全体に対する入出力回
路の占める面積を小さくでき、したがって、チップサイ
ズの拡大を抑制できるという効果を有している。
装置は、それぞれの入出力回路の入力バッファと出力バ
ッファとにそれぞれ対応するボンデイングパッドを備え
ることにより、入出力回路における未使用の無駄な領域
の発生を低減できるので、チップ全体に対する入出力回
路の占める面積を小さくでき、したがって、チップサイ
ズの拡大を抑制できるという効果を有している。
【図１】本発明の集積回路装置の一実施例を示す部分平
面図である。
面図である。
【図２】本発明の集積回路装置の第二の実施例を示す部
分平面図である。
分平面図である。
【図３】従来の集積回路装置の一例を示す部分平面図で
ある。
ある。
１，７，８ 入出力回路
２，３，９ ボンデイングパッド４，５，１０
ボンデイングワイヤ６ 半導体チップ １１，７１ 入力バッファ
ボンデイングワイヤ６ 半導体チップ １１，７１ 入力バッファ
Claims (1)
- 【請求項１】 半導体チップ上に予め形成された複数
の基本セルと、入力バッファと出力バッファとからなる
複数の入出力回路とを備えるマスタスライス方式の集積
回路装置において、それぞれの前記入出力回路の前記入
力バッファと前記出力バッファとにそれぞれ対応するボ
ンデイングパッドを備えることを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096512A JPH04326575A (ja) | 1991-04-26 | 1991-04-26 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096512A JPH04326575A (ja) | 1991-04-26 | 1991-04-26 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326575A true JPH04326575A (ja) | 1992-11-16 |
Family
ID=14167187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096512A Pending JPH04326575A (ja) | 1991-04-26 | 1991-04-26 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326575A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107650A (en) * | 1994-02-21 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| JP2001067864A (ja) * | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 半導体装置 |
| JP2012094909A (ja) * | 2012-02-01 | 2012-05-17 | Rohm Co Ltd | 半導体集積回路装置 |
-
1991
- 1991-04-26 JP JP3096512A patent/JPH04326575A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107650A (en) * | 1994-02-21 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| US6331466B1 (en) | 1994-02-21 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| JP2001067864A (ja) * | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 半導体装置 |
| JP2012094909A (ja) * | 2012-02-01 | 2012-05-17 | Rohm Co Ltd | 半導体集積回路装置 |
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