JPS6218752A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6218752A JPS6218752A JP60158656A JP15865685A JPS6218752A JP S6218752 A JPS6218752 A JP S6218752A JP 60158656 A JP60158656 A JP 60158656A JP 15865685 A JP15865685 A JP 15865685A JP S6218752 A JPS6218752 A JP S6218752A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- aluminum
- film
- semiconductor device
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
絶縁膜に細溝を設け、その細溝を含む表面にアルミニウ
ム膜を被着して、これをエツチングし、細溝に残存する
アルミニウム細線をヒユーズとして用いる構造の半導体
装置とその製法である。
ム膜を被着して、これをエツチングし、細溝に残存する
アルミニウム細線をヒユーズとして用いる構造の半導体
装置とその製法である。
［産業上の利用分野］
本発明は半導体装置とその製造方法にかかり、特に、Ｆ
ＲＯＭのヒユーズ構造とその形成方法に関する。
ＲＯＭのヒユーズ構造とその形成方法に関する。
マイクロコンピュータなどの出現より、プログラム用の
固定メモリとして各種のＲＯＭ（ＲｅａｄＯｎｌｙ Ｍ
ｅｍｏｒｙ）が汎用されている。このＲＯＭの中で、需
要者が自由にプログラムを作成できるＰＲＯＭ （Ｐｒ
ｏｇｒａｍｍａｂｌｅ ＲＯＭ ）が知られており、そ
れは、例えば、最初に形成しておいたヒユーズを溶断す
るなどして、プログラムできるＲＯＭである。
固定メモリとして各種のＲＯＭ（ＲｅａｄＯｎｌｙ Ｍ
ｅｍｏｒｙ）が汎用されている。このＲＯＭの中で、需
要者が自由にプログラムを作成できるＰＲＯＭ （Ｐｒ
ｏｇｒａｍｍａｂｌｅ ＲＯＭ ）が知られており、そ
れは、例えば、最初に形成しておいたヒユーズを溶断す
るなどして、プログラムできるＲＯＭである。
しかし、このようなヒユーズ溶断型のＦＲＯＭにおいて
、ヒユーズの形成方法は出来るだけ容易なことが望まし
い。
、ヒユーズの形成方法は出来るだけ容易なことが望まし
い。
［従来の技術と発明が解決しようとする問題点］第３図
（ａ）および（ｂ）はダイオードをビット素子とした等
価回路と断面図を例示しており、１はビット線、２はヒ
ユーズ、３はワード線で、同図（ｂ）の断面図にはアル
ミニウム膜１０からなるビット線１と、ニクロム膜１２
からなるヒユーズ２が表面に設けられていて、ワード線
３は示されていない。第３図（ｂ）において、ワード線
はダイオードのｎ型領域１４を接続して、図示されてい
ない個所で形成されているものである。また、１１は導
電性多結晶シリコン膜で、半導体領域との間に介在させ
て、半導体領域とアルミニウムとの反応を阻止するため
の電極で、１３はダイオードのｐ型頭域、１４はｎ型領
域、１５は素子分離帯である。
（ａ）および（ｂ）はダイオードをビット素子とした等
価回路と断面図を例示しており、１はビット線、２はヒ
ユーズ、３はワード線で、同図（ｂ）の断面図にはアル
ミニウム膜１０からなるビット線１と、ニクロム膜１２
からなるヒユーズ２が表面に設けられていて、ワード線
３は示されていない。第３図（ｂ）において、ワード線
はダイオードのｎ型領域１４を接続して、図示されてい
ない個所で形成されているものである。また、１１は導
電性多結晶シリコン膜で、半導体領域との間に介在させ
て、半導体領域とアルミニウムとの反応を阻止するため
の電極で、１３はダイオードのｐ型頭域、１４はｎ型領
域、１５は素子分離帯である。
また、第４図（ａｌおよび（ｂｌはトランジスタをピン
ト素子とした等価回路と断面図を示しており、第３図と
同部材に同一記号が付けである。なお、１６はエミッタ
領域、１７はベース領域、１８はコレクタ領域である。
ト素子とした等価回路と断面図を示しており、第３図と
同部材に同一記号が付けである。なお、１６はエミッタ
領域、１７はベース領域、１８はコレクタ領域である。
これらの第３図および第４図に設けられた表面の配線（
ビット線やワード線など）は、通常、アルミニウム（Ａ
り膜で形成され、ヒユーズ２はニクロム膜（ＮｉＣｒ）
やチタンタングステン（ＴｉＷ）などの異種金属で形成
されており、第５図（ａｌおよび（ｂｌにヒユーズ部分
の平面図と断面図を示している。図のように、ヒユーズ
２にはネック（くびれ）部を形成して、溶断し易くする
場合もある。
ビット線やワード線など）は、通常、アルミニウム（Ａ
り膜で形成され、ヒユーズ２はニクロム膜（ＮｉＣｒ）
やチタンタングステン（ＴｉＷ）などの異種金属で形成
されており、第５図（ａｌおよび（ｂｌにヒユーズ部分
の平面図と断面図を示している。図のように、ヒユーズ
２にはネック（くびれ）部を形成して、溶断し易くする
場合もある。
ところが、このようなヒユーズ溶断型のＰＲＯＭにおい
て、ヒユーズ部゛分をニクロムのような異種金属で形成
することは、その異種金属の被着装置とその製造工数が
増加することになる。
て、ヒユーズ部゛分をニクロムのような異種金属で形成
することは、その異種金属の被着装置とその製造工数が
増加することになる。
本発明は、このような異種金属によるヒユーズ形成のた
めの、余分の工数が除去でき、形成が容易になるＰＲＯ
Ｍとその製造方法を提案するものである。
めの、余分の工数が除去でき、形成が容易になるＰＲＯ
Ｍとその製造方法を提案するものである。
［問題点を解決するための手段］
その問題は、絶縁膜中に埋没されたアルミニウムからな
るヒユーズを有する半導体装置の構造を有する半導体装
置によって達成される。
るヒユーズを有する半導体装置の構造を有する半導体装
置によって達成される。
それを形成するには、絶縁膜をエツチングして細溝を形
成し、該細溝を含む表面にアルミニウム膜を被着する工
程、次いで、該アルミニウム膜をエツチングし、前記細
溝にのみアルミニウムを残存させて、ヒユーズを形成す
る工程が含まれる製造方法を用いる。
成し、該細溝を含む表面にアルミニウム膜を被着する工
程、次いで、該アルミニウム膜をエツチングし、前記細
溝にのみアルミニウムを残存させて、ヒユーズを形成す
る工程が含まれる製造方法を用いる。
［作用］
即ち、本発明は半導体基板面に設けられた絶縁膜に細溝
を形成し、そこにアルミニウム膜を埋没させて、表面か
らエツチングする。そうすると、細溝の内部にのみアル
ミニウム細線を残すことができ、それをヒユーズとして
使用する。
を形成し、そこにアルミニウム膜を埋没させて、表面か
らエツチングする。そうすると、細溝の内部にのみアル
ミニウム細線を残すことができ、それをヒユーズとして
使用する。
そうすれば、別個に異種金属からなるヒユーズを形成す
る必要がなく、工数が削減できる。
る必要がなく、工数が削減できる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）および（ｂｌは本発明にかかるＰＲＯＭに
おける１ビツトの平面図と断面図（第１図（ｂｌは同図
（ａｌのＡＡ’断面である）を示している。第３図と同
一部材には同一記号が付けてあり、その他の２０がアル
ミニウムヒユーズである。同図（ｂ）に示すように、ア
ルミニウムヒユーズ２０は絶縁膜２１の中に埋没して形
成されており、このように細溝にアルミニウムを埋没す
ると、１μｍ２以下の微細な断面にしたアルミニウム細
線を形成することができて、これをヒユーズに使用する
ことが可能である。
おける１ビツトの平面図と断面図（第１図（ｂｌは同図
（ａｌのＡＡ’断面である）を示している。第３図と同
一部材には同一記号が付けてあり、その他の２０がアル
ミニウムヒユーズである。同図（ｂ）に示すように、ア
ルミニウムヒユーズ２０は絶縁膜２１の中に埋没して形
成されており、このように細溝にアルミニウムを埋没す
ると、１μｍ２以下の微細な断面にしたアルミニウム細
線を形成することができて、これをヒユーズに使用する
ことが可能である。
且つ、このようなアルミニウム細線をアルミニウム配線
と同時に形成することもでき、その形成方法を第２図ｆ
ａ）〜ｆｃ）に示す工程順断面図によって説明する。ま
ず、第２図（ａｌに示すように、公知の製法によって、
半導体基板に素子分離帯１５を形成し、コレクタ領域１
８．ベース領域１７．エミッタ領域１６を形成し、絶縁
膜２１に電極の窓を開けて、その電極窓には多結晶シリ
コン膜１１が形成されている状態にあるとする。
と同時に形成することもでき、その形成方法を第２図ｆ
ａ）〜ｆｃ）に示す工程順断面図によって説明する。ま
ず、第２図（ａｌに示すように、公知の製法によって、
半導体基板に素子分離帯１５を形成し、コレクタ領域１
８．ベース領域１７．エミッタ領域１６を形成し、絶縁
膜２１に電極の窓を開けて、その電極窓には多結晶シリ
コン膜１１が形成されている状態にあるとする。
次いで、第２図（ｂ）に示すよ・うに、その上にレジス
ト膜２２をパターンニングして細孔（スリント）を形成
し、それをフレオンガスを用いたドライエッチによって
エツチングして、細溝２３を形成する。
ト膜２２をパターンニングして細孔（スリント）を形成
し、それをフレオンガスを用いたドライエッチによって
エツチングして、細溝２３を形成する。
細溝２３は０．５μｍ角程度あるいはそれ以下の微細な
断面に形成する。
断面に形成する。
次いで、第２図（ｅ）に示すように、レジスト膜２２を
除去した後、スパッタ法で膜ｆｆ１μｍのアルミニウム
膜１０を全面に被着する。その時、細溝２３はアルミニ
ウム膜ｌＯによって埋没される。
除去した後、スパッタ法で膜ｆｆ１μｍのアルミニウム
膜１０を全面に被着する。その時、細溝２３はアルミニ
ウム膜ｌＯによって埋没される。
しかる後、第１図（ａ）および（ｂ）に示すように、レ
ジスト膜パターン（図示せず）を形成し、塩素系ガスを
用いた高真空ドライエッチによって、アルミニウム膜を
エツチングして、アルミニウム膜１０からなる配線を形
成する。そうすると、同時に、レジスト膜で被覆されな
い部分の細溝２３の中のアルミニウム膜が残存して、ア
ルミニウム細線からなるヒユーズ２０が形成される。そ
の際、アルミニウム膜のエツチングは高真空エツチング
によりコントロールエッチを行なう。
ジスト膜パターン（図示せず）を形成し、塩素系ガスを
用いた高真空ドライエッチによって、アルミニウム膜を
エツチングして、アルミニウム膜１０からなる配線を形
成する。そうすると、同時に、レジスト膜で被覆されな
い部分の細溝２３の中のアルミニウム膜が残存して、ア
ルミニウム細線からなるヒユーズ２０が形成される。そ
の際、アルミニウム膜のエツチングは高真空エツチング
によりコントロールエッチを行なう。
しかし、コントロールエッチが難しい場合もあり、その
際には、最初にレジスト膜パターンを形成せずに、アル
ミニウム膜を被着し、それを全面的にエツチングして、
細溝２３の中にのみアルミニウム膜を残存させる。その
後は、再びアルミニウム膜を被着し、次に、レジスト膜
パターンを形成し、再度エツチングして、第１図に示す
ように、アルミニウム膜１０からなる配線を形成する。
際には、最初にレジスト膜パターンを形成せずに、アル
ミニウム膜を被着し、それを全面的にエツチングして、
細溝２３の中にのみアルミニウム膜を残存させる。その
後は、再びアルミニウム膜を被着し、次に、レジスト膜
パターンを形成し、再度エツチングして、第１図に示す
ように、アルミニウム膜１０からなる配線を形成する。
このような構造と形成方法によれば、異種金属からなる
ヒユーズを設けることなく、ＦＲＯＭを形成することが
でき、形成方法が容易になる。
ヒユーズを設けることなく、ＦＲＯＭを形成することが
でき、形成方法が容易になる。
［発明の効果］
以上の説明から明らかなように、本発明によれば形成法
が簡単になって、ＦＲＯＭの低コスト化に役立つもので
ある。
が簡単になって、ＦＲＯＭの低コスト化に役立つもので
ある。
第１図（ａｌおよび（ｂ）は本発明にかかる半導体装置
の平面図と断面図を示す図、 第２図（ａ）〜（Ｃ）はその形成工程順断面図、第３図
＋８）、 （ｂ）および第４図（ａｌ、 （ｂ）は従来
のＦＲＯＭを示す図、 第５図（ａ）、 （ｂ）は従来のヒユーズ部分の平面図
と断面図を示す図である。 図において、 １はビット線、 ２はヒユーズ、３はワード線、
１０はアルミニウム膜、１１は多結晶シリコン
膜、１２はニクロム膜、２０はアルミニウムヒユーズ、 ２２はレジスト膜、 ２３は細溝、半逐畔１；か）
）千導辞壓ｆｉｔ氷１図第１図 序央明ｃ２カ１７．形八・１松）憤駿面閏＠２＠ ダイオ−５ｘｔ ｔＩ：″ッ１−ｔＬｒ：ＰＲｏ門９本
７図第３＃ Ｌランシ゛ブタｒｅ １ピッｌ−ｔＬＴ’： ＦＲＯＭ
％ネｔａ＠ ４ 図
の平面図と断面図を示す図、 第２図（ａ）〜（Ｃ）はその形成工程順断面図、第３図
＋８）、 （ｂ）および第４図（ａｌ、 （ｂ）は従来
のＦＲＯＭを示す図、 第５図（ａ）、 （ｂ）は従来のヒユーズ部分の平面図
と断面図を示す図である。 図において、 １はビット線、 ２はヒユーズ、３はワード線、
１０はアルミニウム膜、１１は多結晶シリコン
膜、１２はニクロム膜、２０はアルミニウムヒユーズ、 ２２はレジスト膜、 ２３は細溝、半逐畔１；か）
）千導辞壓ｆｉｔ氷１図第１図 序央明ｃ２カ１７．形八・１松）憤駿面閏＠２＠ ダイオ−５ｘｔ ｔＩ：″ッ１−ｔＬｒ：ＰＲｏ門９本
７図第３＃ Ｌランシ゛ブタｒｅ １ピッｌ−ｔＬＴ’： ＦＲＯＭ
％ネｔａ＠ ４ 図
Claims (1)
- （１）絶縁膜中に埋没されたアルミニウムからなるヒュ
ーズを有することを特徴とする半導体装置。（２）絶縁
膜をエッチングして細溝を形成し、該細溝を含む表面に
アルミニウム膜を被着する工程、次いで、該アルミニウ
ム膜をエッチングし、前記細溝にのみアルミニウムを残
存させて、ヒューズを形成する工程が含まれてなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158656A JPS6218752A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158656A JPS6218752A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218752A true JPS6218752A (ja) | 1987-01-27 |
Family
ID=15676474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158656A Pending JPS6218752A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218752A (ja) |
-
1985
- 1985-07-17 JP JP60158656A patent/JPS6218752A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3822467A (en) | Method of manufacturing a semiconductor device having a pattern of conductors and device manufactured by using said method | |
| US5585662A (en) | Semiconductor integrated circuit device with breakable fuse element covered with exactly controlled insulating film | |
| US4460914A (en) | Programmable semiconductor device and method of manufacturing same | |
| US5618750A (en) | Method of making fuse with non-corrosive termination of corrosive fuse material | |
| JPH04226067A (ja) | 実質的に低減したキャパシタンスを有するアンチヒューズエレメントの形成方法 | |
| US4747076A (en) | Method of writing information into a fuse-type ROM | |
| JPS62160763A (ja) | 厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法 | |
| US4754318A (en) | Semiconductor device | |
| JPH06216254A (ja) | 自己整合垂直アンチフューズ | |
| JPH03138963A (ja) | 半導体装置 | |
| US3617818A (en) | Corrosion-resistent multimetal lead contact for semiconductor devices | |
| JPH0611076B2 (ja) | 半導体装置の製造方法 | |
| JPH04369861A (ja) | 化合物半導体集積回路用容量素子の製造方法 | |
| JPS5829630B2 (ja) | プログラマブル半導体装置及びその製造方法 | |
| JPS6218752A (ja) | 半導体装置およびその製造方法 | |
| US6348414B1 (en) | Method for forming fine metal patterns by using damascene technique | |
| JPH0969570A (ja) | 半導体装置及びその製造方法 | |
| JPH06163702A (ja) | プログラム可能コンタクト構成体及び方法 | |
| JPH065707A (ja) | 半導体集積回路用ヒューズ | |
| JPS5948958A (ja) | 半導体集積回路 | |
| JPS59104143A (ja) | 配線の形成方法 | |
| JP3043491B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04307757A (ja) | 半導体装置およびその製造方法 | |
| JPH118307A (ja) | 半導体集積回路の製造方法 | |
| JPH05129441A (ja) | 半導体装置及びその製造方法 |