JPS6218765A - 静電誘導型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、静電誘導型サイリスタなどの静電誘導型半導
体装置の製造方法に関する。

（ロ）従来の技術 スイッチング特性の特に優れたサイリスクとして、近年
、静電誘導型サイリスタが種々提案きれている。例えば
、特公昭５９−３３９８８号公報に詳しい。

その一般的構造は第１図で示すように、格子状あるいは
網目状のＰ＋型半導体層〈１〉を埋込んでいるＮ−型半
導体層（２）の表裏面にそれぞれＰ１型型半体／！（３
）およびＮ″″型半導体居（４）を形成したものである
。

前記Ｐ１型型半体層く３）、Ｎ１型半導体層（４）はそ
れぞれアノード層、カソード層と称され、この間に電流
を流すように、それぞれの表面にはアノード電極（５〉
およびカソード電極（６）が形成されている。そして前
記Ｐ＋型半導体層（１）はゲート層と称され、ここに前
記カソード電極（６）に対し負の電圧を印加すると、Ｐ
＋型半導体Ｎｊ（１）の周囲に空乏層が発生し、アノー
ド電極（５）、カソード電極（６）間を流れる電流が制
御される。

ところで、この種静電誘導型半導体装置のゲート電極の
取り出しは、例えば、特公昭５７−４１００号公報に示
す如くカソード側からＮ−型半導体層（２）を選択的に
エツチングするいわゆるゲート掘込みエツチングを施し
、ゲート層（１）の表面を露出させ、電極（７）をつけ
るようにしている。

（ハ〉　発明が解決しようとする問題点しかしながら、
埋込みゲート層（１）の厚みは数μｍと薄いことから、
ゲート掘込みエツチングの精度が要求され、また半導体
ウェハ内の工・ンチング深さにバラツキが生じるため、
エツチング処理の工程が困難であった。

（ニ）問題点を解決するための手段 本発明は、−導電型のシリコン基板の一面上に、逆導電
型のゲート領域を選択的に拡散して形成する工程と、前
記ゲート領域の電極取り出し部分に酸化膜を形成する工
程と、前記シリフン基板の一面上に、気相成長により、
電極取り出し部分を除く全面に対して一導電型のエピタ
キシャル層を、電極取り出し部分に対して多結晶シリコ
ンを形成する工程と、前記多結晶シリコンおよび多結晶
シリフンの下の酸化膜を除去して電極取り出しを行なう
工程と、を具備したことを特徴とする。

（ホ）作用 ゲート領域の電極取り出しを行う部分には多結晶シリコ
ンが成長しており、またその多結晶シリコンの直下には
酸化膜が形成きれている。従−）て、ゲート掘込みエツ
チングは、まず、多結晶シリコンをエツチング除去し、
次に酸化膜をエツチング除去することで、ゲート領域の
電極取り出し部分が確実に露出する。

（へ）実施例 以下、本発明の一実施例を第２図（イ）乃至第２図（ホ
）に従い説明する。

Ｎ−型のシリコン半導体基板（１０）の下面全面に、ア
ノード層となるＰ＋型半導体署（３）および、基板（１
０）の上面に酸化膜をマスクとして網目状のＰ＋型のゲ
ート領域（１）をポロンを拡散して形成する（第２図（
イ）参照）、このＰ４型型半体層（３）とゲート領域（
１）は、同時に形成しても、Ｐ＋型半導体層（３）を拡
散形成した後、ゲート領域（１）を拡散形成しても良い
。

次いで、基板（１０）上面に、ゲート領域（１）の電極
取り出し部分に相当する箇所にのみ酸化膜（１１）を残
し、他の基板（１０）上面の酸化膜を除去する（第２図
（ロ）参照）。

基板（１０）上に気相成長によりＮ−型のエピタキシャ
ル層（１２）を形成する。この気相成長により、酸化膜
（１１）上には多結晶シリコン（１３）が形成される。

そして、その他の基板（１０）上には、所定の厚みのエ
ピタキシャル層（１２〉が形成され、埋め込まれたゲー
ト領域（１〉が形成きれる。その後、エピタキシャル層
（１２）表面に、カソード層となるＮ＋型半導体Ｍｌ（
４）をリンなどを拡散して形成する（第２図（ハ）参照
）。

続いて、ゲート掘込みエツチングを行なうために、ゲー
ト領域（１）の電極取り出し部分すなわち、多結晶シリ
コン（１３）をエツチングする。この堀込みエツチング
を行なうマスクとして酸化膜（１４）を形成する。この
酸化膜（１４）はエピタキシャル層（１２）の端より少
し内側のところ迄形成し、多結晶シリコン（１３）をエ
ツチングする際に、多結晶シリコンク１３〉とエピタキ
シャル層（１２）端面とを同時にエツチングする（第２
図く二）参照〉。これは多結晶シリコン（１３）成長時
にエピタキシ誹？ル１ｃ１２）のゲート領域（１〉接合
部分にダメージがあるためである。この酸化膜（１４）
をマスクとして、ウニ・７トエツチングにより、多結晶
シリコン（１３）および前述した端面をエツチング除去
する。この工・ンチングの際、多結晶シリコン（１３）
に多少のバラツキがあっても確実に除去できるように、
ある程度オーバエツチングを行なってエツチング処理す
る。

然る後に、ドライエツチングによって、ゲート領域（１
）上に酸化膜（１１）を除去して、ゲート領域（１）表
面を露出させて、電極の取り出しが行なわれろく第２図
（ホ）参照）。

然る後、電極を設けて、第１図で示した静電誘導型半導
体装置が形成きれる。

（ト）発明の詳細 な説明したように、本発明法によれば、ゲート掘込みエ
ツチングは、ウェハの厚みのバラツキに関係なく、確実
に行なうことができ、ゲ〜ト領域の電極取り出しが、容
易にして且つ確実に行なうことができるなど、その工業
的効果は極めて大きい。

【図面の簡単な説明】

第１図は静電誘導型半導体装置の構造を示す一部を断面
にした斜視図、第２図（イ）乃至第２図（ホ）は本発明
の製造方法を示す各工程における断面図である。 １・・・ゲート領域、３・・・Ｐ＋型半導体層（アノー
ド層）、４・・・Ｎ＋型半導体ｍ＜カソード層）、１０
・・・シリコン基板、１１．１４・・・酸化膜、１３・
・・多結晶シリコン。

Claims (1)

【特許請求の範囲】
1. （１）一導電型のシリコン基板の一面上に、逆導電型の
   ゲート領域を選択的に拡散して形成する工程と、前記ゲ
   ート領域の電極取り出し部分に酸化膜を形成する工程と
   、前記シリコン基板の一面上に、気相成長により、電極
   取り出し部分を除く全面に対して一導電型のエピタキシ
   ャル層を、電極取り出し部分に対して多結晶シリコンを
   形成する工程と、前記多結晶シリコンおよび多結晶シリ
   コンの下の酸化膜を除去して電極取り出しを行なう工程
   と、を具備してなる静電誘導型半導体装置の製造方法。