JPS62188092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62188092A JPS62188092A JP61029272A JP2927286A JPS62188092A JP S62188092 A JPS62188092 A JP S62188092A JP 61029272 A JP61029272 A JP 61029272A JP 2927286 A JP2927286 A JP 2927286A JP S62188092 A JPS62188092 A JP S62188092A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- signal line
- amplifier drive
- drive signal
- amplifier driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241001494479 Pecora Species 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は大容量化に適した半導体記憶装置に関する。
従来の技術
近年、ＭＯ８型メモリー装置は、ますます、大容量化が
進んでいる。
進んでいる。
ダイナミックＲＡＭについてみれば、はぼ３年で４倍の
スピードで集積度を高めている０Ｍ０Ｓメモリー装置の
高集積化は回路技術の進歩と、微細加工技術の進歩と、
チップ面積の拡大によって実現されてきた。
スピードで集積度を高めている０Ｍ０Ｓメモリー装置の
高集積化は回路技術の進歩と、微細加工技術の進歩と、
チップ面積の拡大によって実現されてきた。
発明が解決しようとする問題点
チップ面積が拡大すると、信号線に結合される静電容量
（浮遊容量）も増す傾向にある。また、高集積化で、配
線長が長くなると同時に配線の微細化が進むと、配線の
寄生抵抗は増す。この結果、浮遊容量の増大と配線寄生
抵抗との増大により、信号遅延が増大する。
（浮遊容量）も増す傾向にある。また、高集積化で、配
線長が長くなると同時に配線の微細化が進むと、配線の
寄生抵抗は増す。この結果、浮遊容量の増大と配線寄生
抵抗との増大により、信号遅延が増大する。
ＭＯＳメモリー装置は、高集積化を図ると同時に、高速
化することが望ましいが、それに伴なう信号遅延作用は
ＭＯＳメモリー装置の高速化を阻害する。
化することが望ましいが、それに伴なう信号遅延作用は
ＭＯＳメモリー装置の高速化を阻害する。
従来、信号遅延を、抑え、電流密度の増加を防ぐために
はメモリセルアレイを分割し、これによって、配線長を
短くする手法が用いられてきた。すなわち、ビット線は
浮遊容量を減少させる必要があるため、分割するが、こ
れに伴なって、メモリセルアレイも、各ビット線方向に
分割する。
はメモリセルアレイを分割し、これによって、配線長を
短くする手法が用いられてきた。すなわち、ビット線は
浮遊容量を減少させる必要があるため、分割するが、こ
れに伴なって、メモリセルアレイも、各ビット線方向に
分割する。
しかし、メモリセル部分を分割する手法は空間的に冗長
であり、高集積化の障害となる。
であり、高集積化の障害となる。
また、センスアンプの駆動信号線は、各ワード線方向に
配線するので、配線長は長くなりやすく、したがって、
センスアンプ駆動信号線には大きな浮遊容量が結合され
るため、低抵抗配線材料を使用しても、大きなＯＲ遅延
時定数を生じる。
配線するので、配線長は長くなりやすく、したがって、
センスアンプ駆動信号線には大きな浮遊容量が結合され
るため、低抵抗配線材料を使用しても、大きなＯＲ遅延
時定数を生じる。
更に、センスアンプ駆動信号線は電流密度が高くなるの
で、金属配線を用いる場合は、エレクトロマイグレーシ
ゴンに起因した配線の信頼性低下に充分な注意を払わな
ければならない。
で、金属配線を用いる場合は、エレクトロマイグレーシ
ゴンに起因した配線の信頼性低下に充分な注意を払わな
ければならない。
本発明は、メモリセルマドリスクを分割することなしに
、センスアンプ駆動信号線の信号遅延を抑制し、センス
アンプ駆動信号線の電流密度を低減せしめる半導体メモ
リー装置を提供するものである。
、センスアンプ駆動信号線の信号遅延を抑制し、センス
アンプ駆動信号線の電流密度を低減せしめる半導体メモ
リー装置を提供するものである。
問題点を解決するための手段
本発明の半導体記憶装置は、マ） ＩＪクス状に配置さ
れたメモリセル群と、前記メモリセル群の各列に設けた
ピット線に結合されたセンスアンプ群と、前記センスア
ンプ群に共通のセンスアンプ、駆動信号線と、前記セン
スアンプ、を動信号線の両端に分配されたセンスアンプ
駆動回路とを備えだものである。
れたメモリセル群と、前記メモリセル群の各列に設けた
ピット線に結合されたセンスアンプ群と、前記センスア
ンプ群に共通のセンスアンプ、駆動信号線と、前記セン
スアンプ、を動信号線の両端に分配されたセンスアンプ
駆動回路とを備えだものである。
作用
本発明によれば、センスアンプ駆動信号線の両端にセン
スアンプ駆動回路を分配して設けたことにより、同信号
線での信号遅延が、従来の場合のようにセンスアンプ駆
動信号線の一端にのみ駆動回路を配設したものにくらべ
て、約半分になり、高速化を実現できる。
スアンプ駆動回路を分配して設けたことにより、同信号
線での信号遅延が、従来の場合のようにセンスアンプ駆
動信号線の一端にのみ駆動回路を配設したものにくらべ
て、約半分になり、高速化を実現できる。
実施例
図に本発明の一実施例ブロック図を示す。
この装置は、マ） ＩＪクス状に配置されたメモリセル
群１の各列にピット線（群）２が配され、これら各ピッ
ト線（群）２に対してセンスアンプ（（５）３が一対に
結合され、さらに、センスアンプ（群）３は、それぞれ
、センスアンプ駆動信号線４に結合されている。なお、
センスアンプ駆動信号線４には寄生抵抗５が分配されて
いる。そして、センスアンプ駆動信号線４の両端の端子
ａおよび端子すにセンスアンプ駆動回路６，７を接続す
る。この場合・センスアンプ駆動回路６，７はほぼ同タ
イミング起動する。センスアンプ駆動回路６．７は、メ
モリセル群のマトリクス状配置の規則性を崩さない範囲
で、同メモリセル群の近傍に配置する。
群１の各列にピット線（群）２が配され、これら各ピッ
ト線（群）２に対してセンスアンプ（（５）３が一対に
結合され、さらに、センスアンプ（群）３は、それぞれ
、センスアンプ駆動信号線４に結合されている。なお、
センスアンプ駆動信号線４には寄生抵抗５が分配されて
いる。そして、センスアンプ駆動信号線４の両端の端子
ａおよび端子すにセンスアンプ駆動回路６，７を接続す
る。この場合・センスアンプ駆動回路６，７はほぼ同タ
イミング起動する。センスアンプ駆動回路６．７は、メ
モリセル群のマトリクス状配置の規則性を崩さない範囲
で、同メモリセル群の近傍に配置する。
なお、ピット線２とセンスアンプ３およびセンスアンプ
駆動信号線４の接続関係について、本発明は何ら規定す
るものではない。
駆動信号線４の接続関係について、本発明は何ら規定す
るものではない。
センスアンプ駆動信号線４の両端の端子＆および端子す
にそれぞれ接続したセンスアンプ駆動回路６および同７
をほぼ同時に起動し、センスアンプ駆動信号を出力する
。
にそれぞれ接続したセンスアンプ駆動回路６および同７
をほぼ同時に起動し、センスアンプ駆動信号を出力する
。
端子ａおよび端子すにはそれぞれのセンスアンプ駆動回
路６．７からセンスアンプ駆動信号を出力するので、信
号遅延量は、端子ａまたは端子すの一方の端子のみから
駆動信号を出力する場合に比べ、約半分となる。
路６．７からセンスアンプ駆動信号を出力するので、信
号遅延量は、端子ａまたは端子すの一方の端子のみから
駆動信号を出力する場合に比べ、約半分となる。
また、端子ａと端子すの両方に駆動回路を配設した場合
、駆動電流は両方の駆動回路からセンスアンプ駆動信号
線４に分布する寄生抵抗６に応じて分配され、端子ａま
たは端子すの一方の端子にのみ駆動回路を接続した場合
に比して、信号遅延を増すことなく、電流密度を低減す
ることが可能である。
、駆動電流は両方の駆動回路からセンスアンプ駆動信号
線４に分布する寄生抵抗６に応じて分配され、端子ａま
たは端子すの一方の端子にのみ駆動回路を接続した場合
に比して、信号遅延を増すことなく、電流密度を低減す
ることが可能である。
すなわち、センスアンプ駆動信号線の両端の端子ａおよ
び端子すにそれぞれセンスアンプ駆動回路接続すること
により、メモリセルマドリスヲ分割することなしに信号
遅延を抑え、電流密度を低減し、実効的にセンスアンプ
駆動信号線を２分割したのに等しい効果を得られる。
び端子すにそれぞれセンスアンプ駆動回路接続すること
により、メモリセルマドリスヲ分割することなしに信号
遅延を抑え、電流密度を低減し、実効的にセンスアンプ
駆動信号線を２分割したのに等しい効果を得られる。
発明の効果
本発明によれば、メモリセルマトリクスを分割すること
なく、センスアンプ駆動信号線の信号遅延を抑制し、電
流密度の増加を抑えることができるため、メモリセルマ
トリクスの高集積化が容易になり、半導体記憶装置の大
４容量化に寄与する。
なく、センスアンプ駆動信号線の信号遅延を抑制し、電
流密度の増加を抑えることができるため、メモリセルマ
トリクスの高集積化が容易になり、半導体記憶装置の大
４容量化に寄与する。
図は本発明の一実施例のブロック図である。
１・・・・・・メモリセル（群）、２・・・・・・ビッ
ト線（群）、３・・・・・・センスアンプ（群）、４・
・・・・・センスアンプ駆動信号線、６・・・・・・セ
ンスアンプ駆動信号線寄生抵抗、６．７・・・・・・セ
ンスアンプ、１駆動回路、ａ、ｂ・・・・・・センスア
ンプ駆動信号線両端端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
−−ノモソＺル（４羊）
ト線（群）、３・・・・・・センスアンプ（群）、４・
・・・・・センスアンプ駆動信号線、６・・・・・・セ
ンスアンプ駆動信号線寄生抵抗、６．７・・・・・・セ
ンスアンプ、１駆動回路、ａ、ｂ・・・・・・センスア
ンプ駆動信号線両端端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
−−ノモソＺル（４羊）
Claims (1)
- マトリクス状に配置されたメモリセル群と、前記メモリ
セル群の各列に設けたビット線に結合されたセンスアン
プ群と、前記センスアンプ群に共通のセンスアンプ駆動
信号線と、前記センスアンプ駆動信号線の両端に、それ
ぞれセンスアンプ駆動回路とを有することを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029272A JPS62188092A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029272A JPS62188092A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188092A true JPS62188092A (ja) | 1987-08-17 |
Family
ID=12271643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029272A Pending JPS62188092A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188092A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173390A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 半導体記憶装置 |
| JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| US8344360B2 (en) | 1999-12-17 | 2013-01-01 | Osram Opto Semiconductor Gmbh | Organic electronic devices with an encapsulation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
-
1986
- 1986-02-13 JP JP61029272A patent/JPS62188092A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173390A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 半導体記憶装置 |
| JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| US8344360B2 (en) | 1999-12-17 | 2013-01-01 | Osram Opto Semiconductor Gmbh | Organic electronic devices with an encapsulation |
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