JPS62189574A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS62189574A JPS62189574A JP3082186A JP3082186A JPS62189574A JP S62189574 A JPS62189574 A JP S62189574A JP 3082186 A JP3082186 A JP 3082186A JP 3082186 A JP3082186 A JP 3082186A JP S62189574 A JPS62189574 A JP S62189574A
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- Japan
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- vector
- data
- bit
- scalar
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトルデータ間のビット毎のマージ処理す
るベクトル処理装置に関する。ここで、ビット４Ｔ５の
マージとは、従来のマージのようにベクトル要素毎に１
ビットの選択マスクを有するのとは異なって、１ビット
毎に１ビットの選択マスクを有するものである。
るベクトル処理装置に関する。ここで、ビット４Ｔ５の
マージとは、従来のマージのようにベクトル要素毎に１
ビットの選択マスクを有するのとは異なって、１ビット
毎に１ビットの選択マスクを有するものである。
従来のベクトルプロセッサでは、ベクトルデータの特定
ビットを、他のベクトルデータのそれぞれ対応する要素
の対応するビット位置に挿入する手段として、Ａ Ｎ
Ｄ 、 ＯＲ、ＥＸＣＬＵＳｉＶＥＯＲ等の命令が複数
回用いられる。このようなものを示す公知例として、例
えば、ＨｉＴＡＣマニュアル“６０１０−２−００１
８−８１０処理装置”に示す如きものがある。各マージ
処理には、スカラデータＳを６４ビットのビットストリ
ングとして、挿入するビット位置には１を、旧値のまま
残したいビット位置には０をセットしておき、使用する
。マージ後のベクトルデータＡのｉ番目の要素は、記号
′１′を１ビット同志の論理和、記号゛＆′ を１ビッ
ト同志の論理積、記号゛７″を１ビットの反転記号とし
て、第２図の式で表わされる。
ビットを、他のベクトルデータのそれぞれ対応する要素
の対応するビット位置に挿入する手段として、Ａ Ｎ
Ｄ 、 ＯＲ、ＥＸＣＬＵＳｉＶＥＯＲ等の命令が複数
回用いられる。このようなものを示す公知例として、例
えば、ＨｉＴＡＣマニュアル“６０１０−２−００１
８−８１０処理装置”に示す如きものがある。各マージ
処理には、スカラデータＳを６４ビットのビットストリ
ングとして、挿入するビット位置には１を、旧値のまま
残したいビット位置には０をセットしておき、使用する
。マージ後のベクトルデータＡのｉ番目の要素は、記号
′１′を１ビット同志の論理和、記号゛＆′ を１ビッ
ト同志の論理積、記号゛７″を１ビットの反転記号とし
て、第２図の式で表わされる。
従来のベクトル演算は、１命令で論理積か反転か論理和
のいづれか１処理となるため、第１図から１回の統合に
は２回の論理積、１回の反転、１回の論理和の計４命令
を要することがわかる。
のいづれか１処理となるため、第１図から１回の統合に
は２回の論理積、１回の反転、１回の論理和の計４命令
を要することがわかる。
一般に、画像処理や論理シミュレーションの分野では、
データ幅の小さい多数の処理単位に対し処理を行うが、
従来のベクトル処理装置では、各要素が３２もしくは６
４ビット幅のベクトルデータ１ないし２を入力オペラン
ドとし５両者の変換であるマージ操作を行う命、令とし
て単機能の論理演算命令しか用意されていない為、十分
な高速化が得られないという問題があった。
データ幅の小さい多数の処理単位に対し処理を行うが、
従来のベクトル処理装置では、各要素が３２もしくは６
４ビット幅のベクトルデータ１ないし２を入力オペラン
ドとし５両者の変換であるマージ操作を行う命、令とし
て単機能の論理演算命令しか用意されていない為、十分
な高速化が得られないという問題があった。
本発明の目的は、ビット幅の小さな複数のベクトルデー
タを、ビット幅の大きい一つのベクトルデータに統合す
る処理を高速化するベクトル処理装置を提供することに
ある。
タを、ビット幅の大きい一つのベクトルデータに統合す
る処理を高速化するベクトル処理装置を提供することに
ある。
上記目的を達成するために、本発明は、ベクトルプロセ
ッサに、２つのベクトル要素Ｂ （Ｊ）及びＣ（Ｊ）と
、１つのスカラーデータＳを受けとり、 （Ｂ （Ｊ
）＆Ｓ）１ （Ｃ（Ｓ）＆ （Ｓ））で示される論理
演算を１パイプラインピツチ毎に処理するパイプライン
演算器を設けることを特徴とする。
ッサに、２つのベクトル要素Ｂ （Ｊ）及びＣ（Ｊ）と
、１つのスカラーデータＳを受けとり、 （Ｂ （Ｊ
）＆Ｓ）１ （Ｃ（Ｓ）＆ （Ｓ））で示される論理
演算を１パイプラインピツチ毎に処理するパイプライン
演算器を設けることを特徴とする。
以下、本発明の一実施例を第１図〜第２図により説明す
る。第２図はＰ Ｉ、 １言語で記述されたＤｏループ
の例である。Ａ（１〜Ｎ）、Ｂ （１〜Ｎ）、Ｃ（１〜
Ｎ）の各ベクトルデータの個々の要素と、スカラデータ
Ｓは１ないし６４ビットのビットストリングである。こ
のプログラムの処理において、まづ、ベクトル要素Ｂ
（１）とＳのビット毎の論理積をとり、ベクトル要素Ｃ
（１）とＳを反転したビットストリングのビット毎の論
理積をとり、両輪埋積により得られたビットストリング
のビット毎の論理和を、ベクトル要素Ａ（１）として格
納する。以下、ベクトルデータの要素番号を１ずつ増し
て、同様の処理を合計Ｎ回繰り返す、第１図は、第２図
のプログラムを高速に処理するベクトル処理装置の祷成
例である。ベクトルデータＡ、Ｂ、Ｃ及びスカラデータ
Ｓはレジスタ４１０〜４４０に存在するものとする。命
令を命令制御回路３００レジスタ１１０に受取るとレジ
スタ４１０〜４２０からベクトルデータＢ （１〜Ｎ）
及びＣ（１〜Ｎ）が信号線２１及び２２を介して、スカ
ラデータＳがレジスタ４４０から信号線２２を介してパ
イプライン演算器２００に送られる。パイプライン演算
器２００では、１マシンサイクル毎に、第２図に述べた
プログラムの演算結果を１要素づつ出力し、信号線２３
を介してレジスタ４３０に格納させる。第１図では、簡
単のため各データを５ビットとして、スカラデータＳと
して００１１０ 、ベクトルデータＢのある要素データ
をＢ１〜５．ベクトルデータＣの対応する要素データを
０１〜５として、ベクトルデータＡの対応する要素デー
タとしては、Ｃｚｙ Ｃｚｇ ＢＪＩＩ ｆ３４ｓＣ５
というビットストリングが格納させることを示している
。第２図の処理を行う命令をＶＢＮＧ命令と名づけで新
設する場合の、命令形式の一例を第１図１１０に示す、
第１図は、本発明による演算命令を、ベクトルレジスタ
及びスカラレジスタを有するプロセッサに適用した場合
の命令形式及びプロセッサ楕成を示している。１１０の
’ ＶＢＭＧ ’命令の指定は、ベクトルデータを保持
するベクトルレジスタを指定するＡ、Ｂ、Ｃ，の３つの
フィールドと、スカラデータを保持するスカラレジスタ
を指示するＳフィールドを含む。なお、主記憶からスカ
ラレジスタ及びベクトルレジスタへのデータのロード及
び、ベクトルデータＡの主記憶へのストアは、従来から
あるようなロード及びストア命令により処理する。
る。第２図はＰ Ｉ、 １言語で記述されたＤｏループ
の例である。Ａ（１〜Ｎ）、Ｂ （１〜Ｎ）、Ｃ（１〜
Ｎ）の各ベクトルデータの個々の要素と、スカラデータ
Ｓは１ないし６４ビットのビットストリングである。こ
のプログラムの処理において、まづ、ベクトル要素Ｂ
（１）とＳのビット毎の論理積をとり、ベクトル要素Ｃ
（１）とＳを反転したビットストリングのビット毎の論
理積をとり、両輪埋積により得られたビットストリング
のビット毎の論理和を、ベクトル要素Ａ（１）として格
納する。以下、ベクトルデータの要素番号を１ずつ増し
て、同様の処理を合計Ｎ回繰り返す、第１図は、第２図
のプログラムを高速に処理するベクトル処理装置の祷成
例である。ベクトルデータＡ、Ｂ、Ｃ及びスカラデータ
Ｓはレジスタ４１０〜４４０に存在するものとする。命
令を命令制御回路３００レジスタ１１０に受取るとレジ
スタ４１０〜４２０からベクトルデータＢ （１〜Ｎ）
及びＣ（１〜Ｎ）が信号線２１及び２２を介して、スカ
ラデータＳがレジスタ４４０から信号線２２を介してパ
イプライン演算器２００に送られる。パイプライン演算
器２００では、１マシンサイクル毎に、第２図に述べた
プログラムの演算結果を１要素づつ出力し、信号線２３
を介してレジスタ４３０に格納させる。第１図では、簡
単のため各データを５ビットとして、スカラデータＳと
して００１１０ 、ベクトルデータＢのある要素データ
をＢ１〜５．ベクトルデータＣの対応する要素データを
０１〜５として、ベクトルデータＡの対応する要素デー
タとしては、Ｃｚｙ Ｃｚｇ ＢＪＩＩ ｆ３４ｓＣ５
というビットストリングが格納させることを示している
。第２図の処理を行う命令をＶＢＮＧ命令と名づけで新
設する場合の、命令形式の一例を第１図１１０に示す、
第１図は、本発明による演算命令を、ベクトルレジスタ
及びスカラレジスタを有するプロセッサに適用した場合
の命令形式及びプロセッサ楕成を示している。１１０の
’ ＶＢＭＧ ’命令の指定は、ベクトルデータを保持
するベクトルレジスタを指定するＡ、Ｂ、Ｃ，の３つの
フィールドと、スカラデータを保持するスカラレジスタ
を指示するＳフィールドを含む。なお、主記憶からスカ
ラレジスタ及びベクトルレジスタへのデータのロード及
び、ベクトルデータＡの主記憶へのストアは、従来から
あるようなロード及びストア命令により処理する。
第１図の実施例において、ベクトルレジスタ４１０〜４
３０がそれぞれベクトルデータＢ、Ｃ。
３０がそれぞれベクトルデータＢ、Ｃ。
Ａに対応し、スカラデータＳがスカラレジスタ４４０に
対応するように命令１１０で指定し、スカラレジスタ４
４０〜４５０及びベクトルレジスタの読出しスイッチ５
００を制約する。この例ではスカラレジスタ番号は、書
込みベクトルレジスタ番号と同一とする命令形式を採用
することにより、命令長を２つのオペランドを読出す命
令と同一にし、命令デコード回路１２０を簡略化してい
る。
対応するように命令１１０で指定し、スカラレジスタ４
４０〜４５０及びベクトルレジスタの読出しスイッチ５
００を制約する。この例ではスカラレジスタ番号は、書
込みベクトルレジスタ番号と同一とする命令形式を採用
することにより、命令長を２つのオペランドを読出す命
令と同一にし、命令デコード回路１２０を簡略化してい
る。
第１図の２００は本発明によるパイプライン演算器の１
構成例を示したものである。ベクトルデータＢ、Ｃはそ
れぞれ、１マシンサイクル毎に１要素送られ、各６４ビ
ット幅のレジスタ２１０及び２２０にセットされる。ス
カラデータＳは、命令の起動を知らせる信号３２により
ベクトルデータＣの送出開始に先立って信号線２２から
送られるデータをセットすることによりベクトルデータ
Ｃを送ると共用することができる。スカラデータＳの反
転値は６４ケの反転ゲート群２５０により反転値がとら
れ、６４ケのアンドゲートＷ２７０により、ベクトルデ
ータＣの各要素と論理積がとられる。同じく６４ケのア
ンドゲート群２６０によりスカラデータＳはベクトルデ
ータＢの各要素と論理積がとられ１両中間結果の論理和
が６４ケのオアゲート群２８０により得られて、６４ビ
ット幅のレジスタ２３０にセットされ、信号線２３へと
結果が転送される。
構成例を示したものである。ベクトルデータＢ、Ｃはそ
れぞれ、１マシンサイクル毎に１要素送られ、各６４ビ
ット幅のレジスタ２１０及び２２０にセットされる。ス
カラデータＳは、命令の起動を知らせる信号３２により
ベクトルデータＣの送出開始に先立って信号線２２から
送られるデータをセットすることによりベクトルデータ
Ｃを送ると共用することができる。スカラデータＳの反
転値は６４ケの反転ゲート群２５０により反転値がとら
れ、６４ケのアンドゲートＷ２７０により、ベクトルデ
ータＣの各要素と論理積がとられる。同じく６４ケのア
ンドゲート群２６０によりスカラデータＳはベクトルデ
ータＢの各要素と論理積がとられ１両中間結果の論理和
が６４ケのオアゲート群２８０により得られて、６４ビ
ット幅のレジスタ２３０にセットされ、信号線２３へと
結果が転送される。
以上の説明全般にわたって、値１と値Ｏの働きを反転し
ても、本発明の効果は変わらない。
ても、本発明の効果は変わらない。
また、命令形式のＡ、Ｂ、Ｃ，Ｓの指定順序を入り替え
ても、本発明の効果は変わらない。
ても、本発明の効果は変わらない。
本発明によれば、従来命令では、第２図に示すような処
理に４演算命令を要したのに対し、１演算命令かつｌ演
算器で処理できる。第１図で４演算命令を用いるとので
、出力される結果データの総数は３Ｎ＋１ケである。従
って１マシンサイクルに１要素を処理できるパイプライ
ン演算器を１ケしか有しない構成によるプロセッサでは
３Ｎ＋１マシンサイクル以上を要した第２図のプログラ
ムに示す論理演算処理を、約Ｎマシンサイクルで処理す
ることができる。
理に４演算命令を要したのに対し、１演算命令かつｌ演
算器で処理できる。第１図で４演算命令を用いるとので
、出力される結果データの総数は３Ｎ＋１ケである。従
って１マシンサイクルに１要素を処理できるパイプライ
ン演算器を１ケしか有しない構成によるプロセッサでは
３Ｎ＋１マシンサイクル以上を要した第２図のプログラ
ムに示す論理演算処理を、約Ｎマシンサイクルで処理す
ることができる。
第１図は、ベクトルレジスタ及びスカラレジスタを有す
る場合のプロセッサ構成例、第２図は。 本発明により処理を高速化するＰＬＩプログラムのＤ○
ループ例。 １１０・・・命令レジスタ、２００・・・パイプライン
演算器、２６０〜２７０・・・アンドゲート集合。 ２８０・・・オアゲート集合、２５０・・・反転ゲート
集合、３００・・・命令制御回路。 ％ｔ１２］ 第２図 Ｄδ Ｊ”ｌＴｉＮ。 Ａ （Ｊ） ＝ （Ｂ（’Ｉ）％、Ｓ）Ｅ／Ｖ男
る場合のプロセッサ構成例、第２図は。 本発明により処理を高速化するＰＬＩプログラムのＤ○
ループ例。 １１０・・・命令レジスタ、２００・・・パイプライン
演算器、２６０〜２７０・・・アンドゲート集合。 ２８０・・・オアゲート集合、２５０・・・反転ゲート
集合、３００・・・命令制御回路。 ％ｔ１２］ 第２図 Ｄδ Ｊ”ｌＴｉＮ。 Ａ （Ｊ） ＝ （Ｂ（’Ｉ）％、Ｓ）Ｅ／Ｖ男
Claims (1)
- １、それぞれビットストリングを要素とする３つのベク
トルデータＡ（１〜Ｎ）、Ｂ（１〜Ｎ）、Ｃ（１〜Ｎ）
とビットストリングである１つのスカラデータＳについ
て、スカラデータＳの各１ビットの内容が、１又は０で
あることに対応して、ベクトル要素データ、Ｂ（Ｊ）又
はＣ（Ｊ）の対応する位置のサブストリングを選択する
ことにより、Ａ（Ｊ）を得るような演算を処理するパイ
プライン演算器を有することを特徴とするベクトル処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030821A JP2667810B2 (ja) | 1986-02-17 | 1986-02-17 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030821A JP2667810B2 (ja) | 1986-02-17 | 1986-02-17 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189574A true JPS62189574A (ja) | 1987-08-19 |
| JP2667810B2 JP2667810B2 (ja) | 1997-10-27 |
Family
ID=12314367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030821A Expired - Lifetime JP2667810B2 (ja) | 1986-02-17 | 1986-02-17 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667810B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840665A (ja) * | 1981-09-04 | 1983-03-09 | Nec Corp | ビツトインサ−ト方式 |
-
1986
- 1986-02-17 JP JP61030821A patent/JP2667810B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840665A (ja) * | 1981-09-04 | 1983-03-09 | Nec Corp | ビツトインサ−ト方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2667810B2 (ja) | 1997-10-27 |
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