JPS62189694A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS62189694A
JPS62189694A JP61033274A JP3327486A JPS62189694A JP S62189694 A JPS62189694 A JP S62189694A JP 61033274 A JP61033274 A JP 61033274A JP 3327486 A JP3327486 A JP 3327486A JP S62189694 A JPS62189694 A JP S62189694A
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JP
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block
balance
precharge
signal
generation circuit
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賢司 近藤
Yasuhiko Rai
頼　康彦
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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  • Dram (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、牛導禄記憶装置に係シ、アドレス信号の変化
を検出し、グリチャージ、バランス用のパルス発生回路
の構成及び制御に関するものであるＯ 〔従来の技術〕 従来、半導体記憶装置（以下ＬＳＩメモリと略す）ｒｌ
、、アトルス信号の変化を検出し、プリチャージ、バラ
ンス用のパルス発生回路の構成が、第２図に示すよう罠
なっている。すなわち、アドレスが変化すると、プリチ
ャージ、バランス用のバルス発生回路から、プリチャー
ジ、バランス用信号φが、ワード線が立ち上がる前に発
生し、全ビット線、及び、リードバスのプリチャージ、
バランスを行なう。
〔発明が解決しようとする問題点〕
ところが、近年、ＬＳＩメモリの集積度が増大し、ビッ
ト線の数も増え、プリチャージ、バランス用のパルス発
生回路の負荷容量が増大し、プリチャージ、バランス信
号φの高速動作が困難になシ、従って、アクセスの高速
化ができないという欠点がある。また、ワード線が立ち
上がる前にビ、ト線をプリチャージ、バランスしなけれ
ばならないため、アクセスの高速化ができないという欠
点がある。さらに、全ビット線、及び、リードバスをプ
リチャージ、バランスするため、消費電力も増大すると
いう欠点がある。
〔問題点を解決するための手段〕
本発明は、アドレスの変化を検出し、プリチャージ、バ
ランス用のパルス発生回路から発生されるプリチャージ
、バランス信号用パルスφを、選択されていたブロック
の中のメモリセルがデータを出力した後、外部アドレス
入力によってブロックチェンジが行なわれる直前に、い
ままで選択されていたブロックのみに、プリチャージ、
バランス用信号φｉとして与えるように、列デコーダの
出力をタイミング制御するタイばング発生回路と。
論理ゲートを有する。
〔実施例〕
次に、本発明について１図面を参照して説明する。第１
図は、本発明によるプリチャージ、バランス用のパルス
発生回路の構成の一実施例である。
この構成において、第２図に示した従来例と異なるのは
、ビット線対群ｍｘｎ組を１ｍ個の論理グー）ＮＯＲ１
〜ＮＯＲｍでｍ個のブロックに分割した点、及び、アド
レス入力信号Ａｉｙの変化を受けて。
列デコーダの出力タイミングを制御するタイミング発生
回路を有している点である。
第１図の構成は、ＮＯＲゲートの一方の入力を。
プリチャージ、バランス用のパルス発生回路１３から出
力される。プリチャージ、バランス用パルスφとし、他
方の入力を、列デコーダ１５の出力Ｙ１〜Ｙｍとする。
各７°ロツクのＮＯＲゲーグーＮＯＲ，〜ＮＯＲｍ）の
出力はそれぞれのインバータ。
（Ｉ　ＮＶ＋　−Ｉ　ＮＶｍ　）に入力され、イ：／Ｉ
＜−夕Ｏ出力は、い組のビット線対をプリチャージ、バ
ランスする回路にそれぞれ入力される。アドレス入力信
号Ａｉｘの変化がアドレス変化検出回路１２によって検
出され、その出力φ人は記憶装置の内部制御信号となり
、プリチャージ、バランス用のパルス発生回路１３に人
力され、プリチャージ、バランス用のパルス発生回路１
３の出力であるプリチャージ、バランス用信号φが、各
論理ゲートＮＯＲＢ−ＮＯＲｍの入力に与えられる。ま
た、アドレス入力信号Ａｉｙが変化することによって、
アドレス入力信号Ａｉｙの変化が、タイミング発生回路
１４に入力され、タイミング発生回路１４によって、タ
イミング制御された出力φＢｔｄ、記憶装置の内部制御
信号となり、列デコーダ１５に入力され、列デコーダ１
５の出力Ｙ１〜Ｙｍが、各論理ゲートＮｏ凡、〜Ｎ０Ｉ
（、ｍの人力に与えられる。ここで、プリチャージ、バ
ランス用のパルス発生回路１３の出力である。プリチャ
ージ、バランス用パルスφ妙ζＬｏｗレベルになってい
る時に、列デコーダ１５の出力ＹｌがＬｏｗレベルにな
りているとすると、プリチャージ、バランス用信号φ１
だけが発生され、ビット線対ｍｘｎ組中、ｎ組だけを１
リチヤージ、バランスする。
次に、第３図を用いて、プリチャージ、バランス用信号
φ１．φ３の動作タイピングを説明する。
ここで、簡略化のために、第３図のＦｍＦｍＦでは、そ
れぞれ、第１図のブロック２．ブロックｌ、ブロック２
が選択されているものとする。アドレス入力信号Ａｉｘ
が変化することによって、第３図のφのようなプリチャ
ージ、バランス信号用パルスが発生する。また、アドレ
ス入力信号Ａｉｙが変化することによって、第１図のタ
イミング発生回路１４によりてタイミング制御された列
デコーダの出力Ｙ１．Ｙ鵞が第３図のＹｌ、Ｙ、のよう
に出力される。ここで、プリチャージ、バランス信号用
パルスφと列デコーダの出力Ｙ、、Ｙ、を、第１図のＮ
ＯＲ，ゲート、ＮＯＲ，ゲートで論理をと）第３図のφ
１　φづのような、プリチャージ、バランス信号が発生
する。すなわち、プリチャージ。
バランス信号φ！は、アドレス入力信号、Ａｉｘ。
！’ｔｉＹの変化によって、ブロックｌが非選択になる
直前に、ブロック１のみに発生され、プリチャージ、バ
ランス信号φ２は、アドレス人力信号Ａｉｘ。
４ｉｙの変化によって、ブロック２が非選択になる直前
に、ブロック２のみに発生される。また、第３図におい
て、ブロック１が選択されている時は、ワード線１が上
がり、ブロック２が選択されている時はワード線２が上
がるとすれば、プリチャージ、バランス信号φ！は、ブ
ロック１から、データが出力された後、ワード線１が立
ち下がる時に発生され、プリチャージ、バランス信号φ
２　ｒｉ＆７′ロック２からデータが出力された後、ワ
ード線２が立ち下がる時に発生される。つまり、プリチ
ャージ、バランス信号φ１〜φｍは、第１図の列デコー
ダ１５を制御するタイミング発生回路１４によって、選
択されていたブロックが、データを出、　　力した後、
アドレス入力信号Ａｉｘ、ＡｉＹの変化によって、ブロ
ックチェンジが行なわれる直前に、いままで選択されて
いたブロックにのみ発生する。
なお、第１図に示した実施例における論理ゲートＮＯＲ
，〜ＮＯＲｍは、他の論理ゲートでもかまわないＯ 〔発明の効果〕 以上、説明したように、本発明は、ビット線対群をｍ個
に分割することにより、プリチャージ。
バランス用のパルス発生回路の負荷容量を従来例よシ軽
くでき、プリチャージ、バランス用信号の高速動作が可
能である。また、本発明は、選択されていたブロックが
データを出力した後、非選択になる直前に、そのブロッ
クのワード線が立ち下がる時、プリチャージ、バランス
信号なうので。
従来例のように、ワード線が上がる前に、プリチャージ
、バランスをしなければならな−といった制約がなく、
ひとつの１０ツクだけに与えられるので、そのブロック
だけが、プリチャージ、バランスされるため、従来例よ
シも消費電力が低減できる。
【図面の簡単な説明】
第１図は、本発明のプリチャージ、バランス用のパルス
発生回路の構成を示す図である。第２図は従来のプリチ
ャージ、バランス用のパルス発生回路の構成を示す図で
ある。第３図はタイミング図である。 第１．第２において％　　１，２．ｒｔ・・川・ビット
線対、１）・・・・・・アドレスバッファ回路、１２・
・・・・・アドレス変化検出回路、１３・曲・プリチャ
ージ、バランス用のパルス発生回路、１４・・・・・・
タイミング発生回路、１５・・・・・・列デコーダ、　
Ａｉｘ・・・・・・Ｘアドレス入力信号、Ａｉｙ・・・
・・・Ｘアドレス入力信号。 φ人・・・・・・アドレス変化検出回路出力、φＢ・・
・・・・タイミング発生回路出力、φ・曲・プリチャー
ジ、バランス信号％Ｙ１〜Ｙｍ・・・・・・列デコーダ
の出カ悟号、φ獄〜φｍ・・印・各ブロックのプリチャ
ージ、バランｌ″ｒ′１Ｎ　　　　　　　　＼ ＼　　　　　　　　　　　　　＼　　　　　　　　　）
Ｎ筋３０

Claims (2)

    【特許請求の範囲】
  1. （１）半導体記憶装置において、全ビット線、もしくは
    、リードバスを複数のブロック群に分割し、各ブロック
    を任意に選択するためのアドレスバッファを有し、かつ
    、アドレスの変化を検出し、プリチャージ、バランス用
    信号を発生する、プリチャージバランス用のパルス発生
    回路を有し、前記プリチャージバランス用のパルス発生
    回路から出力されるプリチャージ、バランス用信号を、
    選択されたブロックのみに与えるための論理ゲートを有
    していることを特徴とする半導体記憶装置。
  2. （２）選択されていたブロックの中のセルのデータが出
    力された後、外部アドレス入力によってブロックチェン
    ジが行なわれる直前に、選択されていたブロックのみに
    前記プリチャージ、バランス用のパルス発生回路から出
    力されるプリチャージ、バランス信号を与えるように、
    前記論理ゲートに入力される列デコーダの出力を、タイ
    ミング制御するタイミング発生回路を有していることを
    特徴とする特許請求の範囲第（１）項記載の半導体記憶
    装置。
JP61033274A 1986-02-17 1986-02-17 半導体記憶装置 Expired - Lifetime JPH0640439B2 (ja)

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US07/015,465 US4817057A (en) 1986-02-17 1987-02-17 Semiconductor memory device having improved precharge scheme
EP87102241A EP0237813A3 (en) 1986-02-17 1987-02-17 Semiconductor memory device having improved precharge scheme

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