JPS6218983Y2 - - Google Patents
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- JPS6218983Y2 JPS6218983Y2 JP1980128946U JP12894680U JPS6218983Y2 JP S6218983 Y2 JPS6218983 Y2 JP S6218983Y2 JP 1980128946 U JP1980128946 U JP 1980128946U JP 12894680 U JP12894680 U JP 12894680U JP S6218983 Y2 JPS6218983 Y2 JP S6218983Y2
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Description
【考案の詳細な説明】
本考案は、交流信号の振幅を一定振幅に制御す
る自動利得制御（以下AGCという）回路の改良
に関するものである。[Detailed Description of the Invention] The present invention relates to an improvement of an automatic gain control (hereinafter referred to as AGC) circuit that controls the amplitude of an alternating current signal to a constant amplitude.
第１図に従来のAGC回路の一例を示す。この
回路は、交流・直流変換器と差動検出器を兼ねた
差動検出増幅器１０で交流信号Einを直流に変換
すると同時に、基準電圧−Esとの差を求め、そ
の電圧Ｖgで、交流信号Einを増幅する振幅制御増
幅器２０の増幅率を制御し、交流信号の振幅を一
定に制御して出力するように構成したものであ
る。 Figure 1 shows an example of a conventional AGC circuit. This circuit converts an AC signal Ein to DC using a differential detection amplifier 10 that also serves as an AC/DC converter and a differential detector, and at the same time calculates the difference from a reference voltage -Es . The amplification factor of the amplitude control amplifier 20 that amplifies the signal Ein is controlled, and the amplitude of the AC signal is controlled to be constant and output.
差動検出増幅器１０は、差動増幅器Ｕ１を有
し、この増幅器Ｕ１の反転入力端子（−）にはダ
イオードD1と抵抗R1を介して交流信号Einの正の
電圧が印加されると共に抵抗Ｒsを介して基準電
圧−Esが印加され、また、非反転入力端子
（＋）にはダイオードD2と抵抗R2を介して交流信
号Einの負の電圧のみが印加されるようになつて
いる。更に、非反転入力端子（＋）は抵抗R3を
介してコモンラインに接続され、また反転入力端
子（−）にコンデンサＣ（その静電容量をC1と
する）を介して出力端子に接続されている。 The differential detection amplifier 10 has a differential amplifier U1, and the positive voltage of the AC signal Ein is applied to the inverting input terminal (-) of the amplifier U1 via a diode D1 and a resistor R1 . The reference voltage -Es is applied via Rs , and only the negative voltage of the AC signal Ein is applied to the non-inverting input terminal (+) via diode D2 and resistor R2 . There is. Furthermore, the non-inverting input terminal (+) is connected to the common line via a resistor R3 , and the inverting input terminal (-) is connected to the output terminal via a capacitor C (its capacitance is C1 ). has been done.
振幅制御増幅器２０は、増幅器Ｕ２を有し、こ
の増幅器Ｕ２の反転入力端子（−）には前記交流
信号Einが与えられ、非反転端子（＋）はFET２
１を介してコモンラインと接続されると共に抵抗
R4を介してその出力端子に接続されている。こ
のFET２１のゲートは前述の差動検出増幅器１
０の出力端に接続している。この差動検出増幅器
１０の出力電圧Ｖgは、交流信号Einの振幅が大き
くなるときには負の方向に変化し、Einの振幅が
小さくなるときには正の方向に大きくなる。一
方、Ｖgが負の方向に変化するとFET２１のソー
ス・ドレイン電流が減少し、増幅器２０の利得が
下がり、逆にＶgが正の方向に変化するとソー
ス・ドレイン電流が増加し増幅器２０の利得が上
がる。したがつて、交流信号Einの振幅が変化し
ても常に一定振幅の信号が得られるように自動的
に制御されるようになつている。 The amplitude control amplifier 20 has an amplifier U2, the inverting input terminal (-) of this amplifier U2 is given the AC signal Ein, and the non-inverting terminal (+) is connected to the FET2.
Connected to the common line through 1 and resistor
Connected to its output terminal via R4 . The gate of this FET21 is connected to the differential detection amplifier 1 mentioned above.
Connected to the output terminal of 0. The output voltage V g of the differential detection amplifier 10 changes in the negative direction when the amplitude of the AC signal Ein increases, and increases in the positive direction when the amplitude of Ein decreases. On the other hand, when V g changes in the negative direction, the source-drain current of the FET 21 decreases and the gain of the amplifier 20 decreases, and conversely, when V g changes in the positive direction, the source-drain current increases and the gain of the amplifier 20 decreases. goes up. Therefore, even if the amplitude of the AC signal Ein changes, it is automatically controlled so that a signal with a constant amplitude is always obtained.
しかしながら、差動検出増幅器１０の構成上の
欠陥から次のような問題がある。すなわち、増幅
器１０は交流信号Einの極性が正のときと負のと
きとでそれぞれ第２図のイ及びロに示すような２
種類の構成をとる。第２図イにおける出力Ｖgは
Ｖg＝−Ｅｉｎ（＋）／Ｒ１Ｃ１＋Ｅｓ／ＲｓＣ１(1)
となり、他方、Einが負のときの第２図ロに示す
回路における出力Ｖgは次のようになる。 However, the following problems arise due to defects in the structure of the differential sense amplifier 10. That is, the amplifier 10 operates in two states as shown in A and B in FIG. 2 when the polarity of the AC signal Ein is positive and when it is negative, respectively.
Take different configurations. The output V g in Fig. 2A is V g = -Ein(+)/R 1 C 1 +Es/R s C 1 (1), and on the other hand, the output in the circuit shown in Fig. 2 B when Ein is negative is V g is as follows.
Ｖg＝−Ｒ３・Ｅｉｎ（−）／Ｒ２＋Ｒ３
−Ｒ３・Ｅｉｎ（−）／（Ｒ２＋Ｒ３）・ＲｓＣ
１＋Ｅｓ／ＲｓＣ１
第３図は交流信号Einと出力Ｖgとの関係を示す
ものであるが、この図からも明らかなようにEin
の極性に関連してＶgに差異を生じリツプルが大
きくなつている。一方、FET２１のゲード電圧
とソース・ドレイン電流との関係は第４図に示す
ように非線型であるので、このようなＶgでFET
２１を制御した場合には増幅器２０の利得に制御
むらが生じ、その出力波形が歪み、Ｖgのリツプ
ルの大きさに応じて歪率が低下するという欠点が
あつた。V g = -R3・Ein(-)/ R2 + R3 - R3・Ein(-)/( R2 + R3 )・RsC
1 +Es/R s C 1 Figure 3 shows the relationship between the AC signal Ein and the output V g , and as is clear from this figure, Ein
There is a difference in V g in relation to the polarity of the voltage, and the ripple becomes large. On the other hand, since the relationship between the gate voltage and source/drain current of FET21 is nonlinear as shown in Figure 4, the FET21
21, the gain of the amplifier 20 is unevenly controlled, its output waveform is distorted, and the distortion rate is reduced in accordance with the magnitude of the ripple of V g .
本考案は、これを解決するもので、簡単な構成
で差動検出増幅器の出力のリツプルを減少し、こ
れにより歪率低下を防止したAGC回路を実現し
ようとするものである。 The present invention aims to solve this problem by reducing ripples in the output of a differential detection amplifier with a simple configuration, thereby realizing an AGC circuit that prevents a decrease in distortion.
以下図面を用いて本考案を詳しく説明する。第
５図は本考案に係るAGC回路の一実施例を示す
構成図である。第５図において、反転増幅器５０
の部分および差動検出増幅器１０の入力端部を除
いては第１図の従来回路と同様であり、その説明
は省略する。反転増幅器５０は、交流信号Einを
反転増幅するもので、増幅器Ｕ３、入力抵抗
R5、帰還抵抗R6より構成されている。この増幅
器５０の出力はダイオードD2により正の出力電
圧のみが抵抗R2を介して増幅器Ｕ１の反転入力
端子（−）に印加されるようになつている。第１
図の従来回路ではEinの負の電圧が増幅器Ｕ１の
非反転入力端子に印加されるように構成している
のに対し、本考案の第５図回路ではEinの負の電
圧は反転後、正の電圧のときと同様に増幅器Ｕ１
の反転入力端子（＋）に印加されるように構成し
てある。 The present invention will be explained in detail below using the drawings. FIG. 5 is a configuration diagram showing an embodiment of the AGC circuit according to the present invention. In FIG. 5, an inverting amplifier 50
The circuit is the same as the conventional circuit shown in FIG. 1 except for the portion shown in FIG. The inverting amplifier 50 inverts and amplifies the AC signal Ein, and includes an amplifier U3 and an input resistor.
It consists of R 5 and feedback resistor R 6 . The output of this amplifier 50 is configured by a diode D2 so that only a positive output voltage is applied to the inverting input terminal (-) of the amplifier U1 via a resistor R2 . 1st
In the conventional circuit shown in the figure, the negative voltage of Ein is applied to the non-inverting input terminal of the amplifier U1, whereas in the circuit shown in FIG. In the same way as when the voltage is , the amplifier U1
It is configured so that it is applied to the inverting input terminal (+) of the .
今、反転増幅器５０の抵抗R5とR6とを等しく
し、かつ増幅器Ｕ１の入力抵抗R1とR2を等しく
選定すれば、増幅器Ｕ１にはEinの全波整流信号
が与えられたことになる。したがつて、増幅器Ｕ
２の出力ＶgはEinが負の場合も正の場合と同様の
前記(1)式で表わされる電圧となり、第６図に示す
ように、Einの極性の違いによつてはリツプルの
生じない電圧Ｖgを得ることができる。この電圧
ＶgでFET２１を制御することにより振幅制御増
幅器２０の出力Eoutの歪率低下を防止すること
ができる。 Now, if the resistances R 5 and R 6 of the inverting amplifier 50 are made equal, and the input resistances R 1 and R 2 of the amplifier U1 are selected equally, the full-wave rectified signal of Ein is given to the amplifier U1. Become. Therefore, the amplifier U
When Ein is negative, the output V g of 2 becomes the voltage expressed by equation (1) above, which is the same as when Ein is positive, and as shown in Figure 6, no ripple occurs due to the difference in the polarity of Ein. A voltage V g can be obtained. By controlling the FET 21 with this voltage V g , it is possible to prevent the distortion factor of the output Eout of the amplitude control amplifier 20 from decreasing.
なお、FET２１の特性が第３図とは逆の場
合、すなわち、ゲード電圧が負になるに従いソー
ス・ドレイン電流が増加するような場合には、基
準電圧−Esを逆極性の＋Esとすると共にダイオ
ードD1，D2を第５図とは逆方向の接続とするこ
とによつて前述と同様の目的を達成することがで
きる。 Note that if the characteristics of FET21 are opposite to those shown in Figure 3, that is, if the source-drain current increases as the gate voltage becomes negative, the reference voltage -Es should be set to the opposite polarity, +Es, and the diode By connecting D 1 and D 2 in the opposite direction to that shown in FIG. 5, the same objective as described above can be achieved.
以上説明したように、本考案のAGC回路は、
交流信号が正のときはそのままで、負のときは反
転して正の信号に変換して、それらの信号を択一
的に差動検出増幅器に入力するように構成し、交
流信号の全波整流電圧と基準電圧との差電圧を得
て、この差電圧に基づき交流信号の増幅器の利得
を制御しているので、交流信号Einの極性が及ぼ
す歪率低下を簡単に防止することができ、実用に
供してその効果は大きい。 As explained above, the AGC circuit of the present invention is
When the AC signal is positive, it is left as is, and when it is negative, it is inverted and converted into a positive signal, and these signals are selectively input to the differential detection amplifier. Since the difference voltage between the rectified voltage and the reference voltage is obtained and the gain of the AC signal amplifier is controlled based on this difference voltage, it is possible to easily prevent the distortion factor from decreasing due to the polarity of the AC signal Ein. The effect is great in practical use.
第１図は従来のAGC回路の構成図、第２図は
第１図回路の差動検出増幅器１０を説明するため
の構成図、第３図は第２図回路の入出力信号の関
係を示す電圧波形図、第４図はFETの特性図、
第５図は本考案に係るAGC回路の一実施例を示
す構成図、第６図は第５図回路における交流信号
Einと差動検出増幅器１０の出力Ｖgとの関係を示
す電圧波形図である。
１０……差動検出増幅器、２０……振幅制御増
幅器、２１……FET、５０……反転増幅器、
D1，D2……ダイオード、R1，R2，R3，R4，R5，
R6，Ｒs……抵抗、Ｃ……コンデンサ、Ｕ１，Ｕ
２，Ｕ３……増幅器。
Fig. 1 is a block diagram of a conventional AGC circuit, Fig. 2 is a block diagram for explaining the differential detection amplifier 10 of the circuit shown in Fig. 1, and Fig. 3 shows the relationship between input and output signals of the circuit shown in Fig. 2. Voltage waveform diagram, Figure 4 is FET characteristic diagram,
Figure 5 is a block diagram showing an embodiment of the AGC circuit according to the present invention, and Figure 6 is an AC signal in the circuit shown in Figure 5.
3 is a voltage waveform diagram showing the relationship between Ein and the output V g of the differential detection amplifier 10. FIG. 10... differential detection amplifier, 20... amplitude control amplifier, 21... FET, 50... inverting amplifier,
D 1 , D 2 ... Diode, R 1 , R 2 , R 3 , R 4 , R 5 ,
R 6 , R s ...Resistance, C ... Capacitor, U1, U
2, U3...Amplifier.
Claims (1)
えられ、他方の入力端子が抵抗を介してその増幅
器の出力端子に接続されると共にFETを介して
コモンラインに接続され、FETのゲート電圧を
制御することにより増幅器の利得が制御されるよ
うに構成され、入力交流信号を増幅する振幅制御
増幅器と、前記入力交流信号の電圧に対応した直
流電圧を得る手段とを備え、この手段で得られた
直流電圧を前記FETのゲートに供給し、入力交
流信号を一定振幅に増幅するようにしたAGC回
路において、 前記直流電圧を得る手段は、前記入力交流信号
の電圧波形が正の場合はそのままで、また負の場
合は反転増幅器を介して正に反転して入力される
ようにし、この入力と基準電圧との差電圧を平滑
し、前記FETのゲートに供給する電圧を得るよ
うに構成されたことを特徴とするAGC回路。[Claims for Utility Model Registration] An input AC signal is applied to one input terminal of an amplifier, and the other input terminal is connected to the output terminal of the amplifier via a resistor and connected to a common line via an FET. an amplitude control amplifier configured to control the gain of the amplifier by controlling the gate voltage of the FET, and for amplifying the input AC signal; and means for obtaining a DC voltage corresponding to the voltage of the input AC signal. In the AGC circuit, the DC voltage obtained by this means is supplied to the gate of the FET, and the input AC signal is amplified to a constant amplitude. If it is positive, it is input as is, and if it is negative, it is inverted to positive via an inverting amplifier. An AGC circuit characterized in that it is configured to obtain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980128946U JPS6218983Y2 (en) | 1980-09-05 | 1980-09-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980128946U JPS6218983Y2 (en) | 1980-09-05 | 1980-09-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5751318U JPS5751318U (en) | 1982-03-24 |
| JPS6218983Y2 true JPS6218983Y2 (en) | 1987-05-15 |
Family
ID=29489310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980128946U Expired JPS6218983Y2 (en) | 1980-09-05 | 1980-09-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218983Y2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5411512U (en) * | 1977-06-28 | 1979-01-25 |
-
1980
- 1980-09-05 JP JP1980128946U patent/JPS6218983Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5751318U (en) | 1982-03-24 |
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