JPS6220367A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6220367A JPS6220367A JP60158134A JP15813485A JPS6220367A JP S6220367 A JPS6220367 A JP S6220367A JP 60158134 A JP60158134 A JP 60158134A JP 15813485 A JP15813485 A JP 15813485A JP S6220367 A JPS6220367 A JP S6220367A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- layer
- conductivity type
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
Landscapes
- Read Only Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はマスクＲＯＭに適用して好適な半導体記憶装置
に関するものである。
に関するものである。
一般にマスクＲＯＭはバイポーラトランジスタやＭＯ３
型トランジスタをメモリセルとして形成し、これらセル
の特性や電気的接続を他と相違させることにより、所謂
情報の書換え（書き込み）を行っている。しかしながら
、この種のマスクＲＯＭでは、各セルの平面寸法の低減
には限度があるために、セルの微細化、つまり集積度を
向」ニさせることは困難である。また、このメモリセル
をトランジスタに代えてダイオードで構成する記憶装置
も提案されているが、このダイオードを半導体基板の主
面に形成した不純物層で構成しているために、平面寸法
の低減には同様に限度があり、集積度を大幅に向上させ
ることは難しい。
型トランジスタをメモリセルとして形成し、これらセル
の特性や電気的接続を他と相違させることにより、所謂
情報の書換え（書き込み）を行っている。しかしながら
、この種のマスクＲＯＭでは、各セルの平面寸法の低減
には限度があるために、セルの微細化、つまり集積度を
向」ニさせることは困難である。また、このメモリセル
をトランジスタに代えてダイオードで構成する記憶装置
も提案されているが、このダイオードを半導体基板の主
面に形成した不純物層で構成しているために、平面寸法
の低減には同様に限度があり、集積度を大幅に向上させ
ることは難しい。
なお、マスクＲＯＭについては、例えば、如意書店、集
積回路応用ハンドブック、 １９８１年６月３０日発行
、Ｐ３８４以下に示されている。
積回路応用ハンドブック、 １９８１年６月３０日発行
、Ｐ３８４以下に示されている。
本発明の目的はメモルセルをダイオードで構成したマス
クＲＯＭの微細化を図って集積度を向上することのでき
る半導体記憶装置を提供することにある。
クＲＯＭの微細化を図って集積度を向上することのでき
る半導体記憶装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかδこなるで
あろう。
本明細書の記述および添付図面からあきらかδこなるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、絶縁膜上に延設した一の導電型層およびその
上に設けたシリサイド層とでワード線を構成するととも
に、このシリサイド層上に多結晶シリコン層を形成し、
更にこの上に絶縁膜を介して直交する方向に延設した配
線でデータ線を構成し、これらの交差部分において前記
多結晶シリコン層に逆の導電型の不純物を選択的に導入
しあるいは導入しないでメモリセルを構成することによ
り、メモリセルの平面寸法の低減を図り、集積度の高い
半導体記憶装置を得ることができる。
上に設けたシリサイド層とでワード線を構成するととも
に、このシリサイド層上に多結晶シリコン層を形成し、
更にこの上に絶縁膜を介して直交する方向に延設した配
線でデータ線を構成し、これらの交差部分において前記
多結晶シリコン層に逆の導電型の不純物を選択的に導入
しあるいは導入しないでメモリセルを構成することによ
り、メモリセルの平面寸法の低減を図り、集積度の高い
半導体記憶装置を得ることができる。
第１図および第２図は本発明の一実施例の平面図とその
ＡＡ線断面図である。図示のように、シリコン等の半導
体基板１の主面上にシリコン酸化膜等の絶縁膜２を厚く
形成し、その上に紙面と直角方向に一の導電型（Ｎ型）
の不純物を思入した多結晶シリコン層３を延設している
。また、この多結晶シリコン層３上面には、例えばモリ
ブデン等の金属をシリサイド化した金属シリサイド層４
を一体に形成している。そして、更にこの金属シリサイ
ド層４には多結晶シリコン層５を重ねて形成している。
ＡＡ線断面図である。図示のように、シリコン等の半導
体基板１の主面上にシリコン酸化膜等の絶縁膜２を厚く
形成し、その上に紙面と直角方向に一の導電型（Ｎ型）
の不純物を思入した多結晶シリコン層３を延設している
。また、この多結晶シリコン層３上面には、例えばモリ
ブデン等の金属をシリサイド化した金属シリサイド層４
を一体に形成している。そして、更にこの金属シリサイ
ド層４には多結晶シリコン層５を重ねて形成している。
この多結晶シリコン層５には選択的に逆の導電型（Ｐ型
）の不純物を導入しており、この逆の導電型が導入され
た箇所では、その下側のＮ型層とでＰＮ接合のダイオー
ドを構成し、不純物が導入されない箇所では高抵抗を構
成している。
）の不純物を導入しており、この逆の導電型が導入され
た箇所では、その下側のＮ型層とでＰＮ接合のダイオー
ドを構成し、不純物が導入されない箇所では高抵抗を構
成している。
前記多結晶シリコン層５上には眉間絶縁膜６を形成する
とともに、この眉間絶縁膜６にコンタクトホール７を形
成し、この層間絶縁膜６上に紙面と平行に延設したアル
ミニウム配線８をこのコンタクトホール７を介して前記
多結晶シリコン層５に導通接続している。
とともに、この眉間絶縁膜６にコンタクトホール７を形
成し、この層間絶縁膜６上に紙面と平行に延設したアル
ミニウム配線８をこのコンタクトホール７を介して前記
多結晶シリコン層５に導通接続している。
この構成により、第３図に併せて示すように、前記多結
晶シリコン層３および金属シリサイド層４とでワード線
ｗ、、ｗ２．Ｗ、を構成し、前記アルミニウム配＃ａｓ
でデータ線ＤＩ、Ｄｉを構成し、これら両線の交差部分
にメモリセルを構成している。そして、このメモリセル
は逆の導電型不純物を選択的に導入して形成したＰＮ接
合からなるダイオードあるいは、前記逆の導電型の不純
物が導入されていない高抵抗のいずれかの構成となって
いる。
晶シリコン層３および金属シリサイド層４とでワード線
ｗ、、ｗ２．Ｗ、を構成し、前記アルミニウム配＃ａｓ
でデータ線ＤＩ、Ｄｉを構成し、これら両線の交差部分
にメモリセルを構成している。そして、このメモリセル
は逆の導電型不純物を選択的に導入して形成したＰＮ接
合からなるダイオードあるいは、前記逆の導電型の不純
物が導入されていない高抵抗のいずれかの構成となって
いる。
第２図（Ａ）〜（Ｃ）に、前記半導体記憶装置の製造方
法を示す。
法を示す。
先ず、同図（Ａ）のように、シリコン基ｔｒｉｉｌ上の
ｌｉｉ！Ｉ縁膜２上にリン等のＮ型不純物を導入した多
結晶シリコン層３を形成し、その上にモリブデン等の金
属膜を被着した後これを熱処理してモリブシリサイド層
４を形成する。また、この上に不純物を導入していない
多結晶シリコン層５を形成する。
ｌｉｉ！Ｉ縁膜２上にリン等のＮ型不純物を導入した多
結晶シリコン層３を形成し、その上にモリブデン等の金
属膜を被着した後これを熱処理してモリブシリサイド層
４を形成する。また、この上に不純物を導入していない
多結晶シリコン層５を形成する。
次いで、同図（Ｅ）のように、前記多結晶シリコン層３
、モリブシリサイド層４および多結晶シリコン層５を周
知のフォトリソグラフィ技術によって紙面と直角方向の
ストラ、イブ状にバターニングし、その上にＰＳＧ等の
層間絶縁膜６を形成する。
、モリブシリサイド層４および多結晶シリコン層５を周
知のフォトリソグラフィ技術によって紙面と直角方向の
ストラ、イブ状にバターニングし、その上にＰＳＧ等の
層間絶縁膜６を形成する。
そして、同図（Ｃ）のように、この層間絶縁膜６には、
前記多結晶シリコン層５上の等しいピッチ間隔位置にコ
ンタクトホール７を開設する。しかる上で、フォトレジ
スト９を形成しかつこれをパターニングして所要のコン
タクトホール７を露呈させ、このフォトレジスト９をマ
スクにしてポロン等のＰ型不純物をこのコンタクトホー
ル７に対応する多結晶シリコン層５部分に導入する。こ
れにより、このコンタクトホール部分ではＰＮ接合が構
成され、他の部分で（才高抵抗とされる。
前記多結晶シリコン層５上の等しいピッチ間隔位置にコ
ンタクトホール７を開設する。しかる上で、フォトレジ
スト９を形成しかつこれをパターニングして所要のコン
タクトホール７を露呈させ、このフォトレジスト９をマ
スクにしてポロン等のＰ型不純物をこのコンタクトホー
ル７に対応する多結晶シリコン層５部分に導入する。こ
れにより、このコンタクトホール部分ではＰＮ接合が構
成され、他の部分で（才高抵抗とされる。
次いで、フメＩレジスト９を除去し、アルミニウム脱炎
被着した後にこれ禿紙面と平行ｈ゛向にバターニングし
てアルミニウム配線８を形成すれば、第２回の構成を得
ろことができろ。
被着した後にこれ禿紙面と平行ｈ゛向にバターニングし
てアルミニウム配線８を形成すれば、第２回の構成を得
ろことができろ。
、一の構成の￥導体症１ａ装置（、こおいで、情報の書
き込みを行うためにば、先ず全ワード線Ｗをプリチャー
ジしながらデータ綿Ｉ）のいずれか１本を選択する。そ
の後、１本のワード線を選択しでデスチャージし７てメ
モリセルをｉ冗択し、このメモリセルに対応するデ・−
夕線の電位をセンス゛アンプによって検出する。選択さ
れたメモリセルにおける多結晶シリコン層５に１）型不
純物が導入され′ｒいれば、データ線のチャージがメモ
リセルのダイオードを通し２て流れて電位は低レベルと
なり、逆に多結晶シリコン層５が高抵抗のときにはデー
タ線のチャージが流れないために電位は高レベルとなる
。
き込みを行うためにば、先ず全ワード線Ｗをプリチャー
ジしながらデータ綿Ｉ）のいずれか１本を選択する。そ
の後、１本のワード線を選択しでデスチャージし７てメ
モリセルをｉ冗択し、このメモリセルに対応するデ・−
夕線の電位をセンス゛アンプによって検出する。選択さ
れたメモリセルにおける多結晶シリコン層５に１）型不
純物が導入され′ｒいれば、データ線のチャージがメモ
リセルのダイオードを通し２て流れて電位は低レベルと
なり、逆に多結晶シリコン層５が高抵抗のときにはデー
タ線のチャージが流れないために電位は高レベルとなる
。
これＱｌ：より、該当するメモリセルの情報式Δ込ｚノ
状態を読み出すことができる。
状態を読み出すことができる。
この半導体記憶装置Ｃごよれば、メモリセルば多結晶シ
リ゛コン層３、金属シリサイド層４および多結晶シリコ
ン層５におけるアルミニウム配線８との交差部分で形成
されるため、特に平面＝を法を小さくでき、メモリセル
の微細化および高集積化を達成できる。また、ワード線
を厚い絶縁膜上に形成し２ているσ）で容量４ＪＩ常に
小さくして、プリチャージやデスチャージ時間を速くで
きるとともに、データ線も同様にＬ２て容Ｖを小さくて
き、高速読み出しを実世できる。
リ゛コン層３、金属シリサイド層４および多結晶シリコ
ン層５におけるアルミニウム配線８との交差部分で形成
されるため、特に平面＝を法を小さくでき、メモリセル
の微細化および高集積化を達成できる。また、ワード線
を厚い絶縁膜上に形成し２ているσ）で容量４ＪＩ常に
小さくして、プリチャージやデスチャージ時間を速くで
きるとともに、データ線も同様にＬ２て容Ｖを小さくて
き、高速読み出しを実世できる。
（１）メモリセルを下層の多結晶シリコン層、金属シリ
サイド層および多結晶９９７７７層におけるアルミニウ
ム で、半う４体基板に不純物層を形成する必要はなく、メ
モリセルの平面寸法を−小さくしてセルの微細化を図り
、セルの高集積化を、ｉり成できる。
サイド層および多結晶９９７７７層におけるアルミニウ
ム で、半う４体基板に不純物層を形成する必要はなく、メ
モリセルの平面寸法を−小さくしてセルの微細化を図り
、セルの高集積化を、ｉり成できる。
（２）メモリセルのワード線を構成する多結晶シリコン
層等を厚い絶縁■φトに構成しているので、。
層等を厚い絶縁■φトに構成しているので、。
ワード線の容量を低減してチャージ速度を向上でき、イ
〕１せてデータ線の容量を低減して読み出し速度の高速
化を達成−できる。
〕１せてデータ線の容量を低減して読み出し速度の高速
化を達成−できる。
（３）ワード線としての多結晶シリコン層十に金属パ／
リザイド層４形成しているので１．ワード線の低抵抗化
を図る−・方で、多結晶シリコン層の一のｍ電型の不純
物が＋側の多結晶シＩＪ ′Ｘ７ン層に拡散することを
防止でき、メモリセルの高抵抗状態を維持できる。
リザイド層４形成しているので１．ワード線の低抵抗化
を図る−・方で、多結晶シリコン層の一のｍ電型の不純
物が＋側の多結晶シＩＪ ′Ｘ７ン層に拡散することを
防止でき、メモリセルの高抵抗状態を維持できる。
（４）メモリセルの書き込みは、単に逆導電型の不純物
を選択的に初−人するだげでよいので、迅速な＋Ｗ報書
ぎ込みを行・うことができる。
を選択的に初−人するだげでよいので、迅速な＋Ｗ報書
ぎ込みを行・うことができる。
以十本発明者によっ°（なされた発明を実施例にもとづ
き具体的に説明したが、本発明は−１−記入流側に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更ｉｉＪ能であることはいうまでもない。例えば、ワ
ード線を構成する下側の多結晶シリコン層に導入する不
純物にＰ型不純物を用い、」二側の多結晶シリコン層に
選択的に導入する不純物にＮ型不純物を用いてもよい。
き具体的に説明したが、本発明は−１−記入流側に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更ｉｉＪ能であることはいうまでもない。例えば、ワ
ード線を構成する下側の多結晶シリコン層に導入する不
純物にＰ型不純物を用い、」二側の多結晶シリコン層に
選択的に導入する不純物にＮ型不純物を用いてもよい。
また、ワード線とし７ての不純物層は多結晶シリコン以
り）の材料で構成してもよい。
り）の材料で構成してもよい。
以上の説明では主とし２て木発明者によってなされた発
明をその背景とな、った利用分野であるマスクＲＯＭに
適用した場合について説明しまたが、それに圧定される
ものではなく、マスクＲＯＭ内１筬マイコン等に適用す
ることもできる。
明をその背景とな、った利用分野であるマスクＲＯＭに
適用した場合について説明しまたが、それに圧定される
ものではなく、マスクＲＯＭ内１筬マイコン等に適用す
ることもできる。
第１図は本発明の−・実施例の−・部平面図、第２図は
第１図のＡＡ線断面図、 第３図はその等価回路図、 第４図（Ａ）〜（Ｃ）は製造工程を説明するための工程
断面図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・多結
晶シリコン層、４・・・金属シリサイド層、５・・・多
結晶シリコン層、６・・・層間絶縁膜、７・・・コンタ
クトボール、８・・・アルミニウム配線、９・・・フォ
Ｉ・レジスト。 第 １ 図 第 ２ 図 １４開昭６２〜２０３６７（４） 第 ４ 図 （Ａ’）
第１図のＡＡ線断面図、 第３図はその等価回路図、 第４図（Ａ）〜（Ｃ）は製造工程を説明するための工程
断面図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・多結
晶シリコン層、４・・・金属シリサイド層、５・・・多
結晶シリコン層、６・・・層間絶縁膜、７・・・コンタ
クトボール、８・・・アルミニウム配線、９・・・フォ
Ｉ・レジスト。 第 １ 図 第 ２ 図 １４開昭６２〜２０３６７（４） 第 ４ 図 （Ａ’）
Claims (1)
- 【特許請求の範囲】 １、絶縁膜上に延設した一の導電型層およびその上に設
けたシリサイド層とでワード線を構成するとともに、こ
のシリサイド層上に多結晶シリコン層を形成し、更にこ
の上に絶縁膜を介して直交する方向に延設した配線でデ
ータ線を構成し、これらワード線とデータ線の交差部分
において前記多結晶シリコン層に逆の導電型の不純物を
選択的に導入してメモリセルを構成したことを特徴とす
る半導体記憶装置。 ２、一の導電型層は一の導電型不純物を導入した多結晶
シリコン層で構成してなる特許請求の範囲第１項記載の
半導体記憶装置。 ３、データ線との交差部分の絶縁膜にコンタクトホール
を開設し、フォトレジストをマスクとして露呈されたコ
ンタクトホールを通して多結晶シリコン層に逆の導電型
の不純物を導入してなる特許請求の範囲第２項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158134A JPS6220367A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158134A JPS6220367A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220367A true JPS6220367A (ja) | 1987-01-28 |
Family
ID=15665017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158134A Pending JPS6220367A (ja) | 1985-07-19 | 1985-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
| US5962903A (en) * | 1995-06-08 | 1999-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarized plug-diode mask ROM structure |
-
1985
- 1985-07-19 JP JP60158134A patent/JPS6220367A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
| US5962903A (en) * | 1995-06-08 | 1999-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarized plug-diode mask ROM structure |
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