JPS62204341A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、属性を表示するタグ領域と値そのものを表示
する領域で構成されるタグ付データを処理対象にするプ
ログラムを効率よく実行できるデータ処理装置に関し、
特にタグ形式で表現されるデータの参照・解釈を高性能
に実行するデータ処理装置に関する。

（従来の技術） タグ付データを導入することによって処理効率が向上す
る一例としてプロログ言語の処理がある。本発明の技術
環境を記述するためにプロログ言語を処理することを例
にとる。

プロログにおいては表現すべき事象を述語名とその引数
の結合から成る「述語］によって表現し、更に述語間の
関係を記述する。例えば「太部は数字を好む］という事
象は下記のように記述できる。

好む（太部２本文字）←数字（本文字）本例で「好む」
と「数字Ｊを述語名、「太部」「本文字」を引数と称し
、牢印はその引数が変数であることを表わす。即ち、上
例は「太部」は１数字」という述語名で表記された述語
の引数として書かれている事物を「好む」ことを表現し
ている。従って「数字（６月という文が他に書かれてい
れば、三段論法の推論によって、「太部は６を好む」と
いう結論が得られる。

プロログプログラムの実行は述語間の一致を比較する処
理が基本になっている。例えば、前記の「・・・←数字
（本文字）。」と「数字（６）。］とを比較して両述語
間の一致を調べる処理が基本である。ここで前者を呼び
出し側、後者を呼ばれ側とする。

この比較処理においては述語の対応する引数間の比較処
理が処理効率の点において重要であり、高速な比較処理
が求められる。前例では呼び出し側の［本文字１と呼ば
れ側のｒ６Ｊの一致比較処理に対応する。この比較処理
方式の一つとしてはり、Ｈ。

Ｄ、ウオーレン著［アン・アブストラクト・プロローグ
・インストラクション・セット」テクニカルノート３０
９、アーティフィシャル・インテリジェンス・センター
、ニスアールアイ・インターナショナル、　１９８３　
（Ｄ。

ＳＲＩ　Ｉｎｔｅｒｎａｔｉｏｎａｌ、　１９８３）に
記されているレジスタを用いた引数の一致比較処理方式
がある。この方式では［本文字］に関する情報を一度内
部レジスタに格納しておき、後にこの内部レジスタと［
６］との比較処理を行うものである。この引数比較処理
では変数「本文字」に「６」が結合（ｂｉｎｄ）される
。ここでプロログプログラムの書き方次第で「本文字」
の代わりにｒｌＪ　、　ｒ２Ｊ　、・・・「６」などの
数あるいはアトム、リストなどの他のデータタイプが記
述されていてもよい。このような変数、数、アトム、リ
ストなどのデータタイプを識別するためにタグ領域をデ
ータに付加する。このタグ情報を調べることによって必
要な処理を効率よく進めることができる。例えば上例で
タグ情報によって変数であることが検出されると［６］
との結合処理を進める。また、「本文字」の代わりに数
があると「６１と同一の数を示すタグであることを検出
して、さらに一致処理を進めその数の値の比較を行い、
一致しているか否かを検査する。ｒｌＪ、「２」とは不
一値であることを検出し、ｒ６Ｊとは一致していること
を検出する。また、「本文字」の代わりにアトム、リス
トなどの他のデータタイプが「６」と−数比較処理を行
うときには、それぞれのタグが異ることにより不一致で
あることを検出する。以上の引数に関する一致比較処理
の例を第２図に示す。

（発明が解決しようとする問題点） 前記の例では述語内の引数の筒数が１であったがフロロ
クフロクラムテハ１０ｆＭ１１００ｒＭ、１ｏｏｏ簿ナ
トかなり多くの筒数まで許される。例えば［数字（１，
２゜３．４．・・、ｎ月のようにＪｆｆの引数を記述す
ることができる。このとき、前記文献の方式では、前記
述語が呼び出し側であるときには、ｎ箇の内部レジスタ
にそれぞれ１，２，３．４・・・、ｎの数を格納して次
の呼ばれ側の引数に関する処理に移る必要がある。ここ
で、１０００程度の大きなｎ箇の引数の筒数を許す装置
を実現する場合には、内部レジスタをアドレス可能なラ
ンダムアクセスメモリ（ＲＡＭ）で実現できる。

さらに多くの引数の筒数を処理可能にするためには、プ
ロセッサ内により多（のＲＡＭを実装することが考えら
れるが、この場合には、プロセッサに占めるＲＡＭのハ
ードウェア量が多くなり、コストが高くなる。

本発明の目的はこのような従来の問題点を除去せしめて
、引数の筒数が少数の場合には、ＲＡＭではなくレジス
タに格納し、参照時間を短くすることによって、多くの
場合に引数の筒数が少数であるプロログなどのタグ付デ
ータを利用する処理装置の処理性能を高速にすることが
できる装置を提供するものである。

さらにＲＡＭに格納できる語数以上の引数が指定された
場合にはタグ付きデータを主記憶に格納できる装置を提
供するものである。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供するデータ
処理装置はデータ及び命令列を格納する記憶部と、前記
記憶部から読み出した命令を格納する命令レジスタと、
前記命令レジスタに格納された命令を解釈する命令デコ
ーダと、処理対象データを格納する１つ以上めデータレ
ジスタと、前記データレジスタよりも参照時間が遅く多
数の語で構成される内部記憶部と、前記命令レジスタに
格納された命令のオペランドシラブルを解読して前記デ
ータレジスタと前記内部記憶部と前記記憶部とから読み
出されるデータのいずれかの出力を選択する選択器と、
前記命令を処理するときにオペランドシラブルで指示さ
れたデータが前記内部記憶部あるいは前記記憶部に格納
されていることを検出してデータを参照するまでに必要
な遅延時間を制御する遅延制御手段と、前記命令によっ
てデータを前記記憶部から読み出して前記選択器への入
力にするメモリ制御手段と、前記選択器から出力される
タグ付データを操作するタグ付データ操作部と、前記命
令で規定される処理を制御する制御部を備えることを特
徴とする。

（作用） 本発明は上述の手段により、従来技術の問題点を解決し
た。

関数あるいは述語などが持つ引数の笥故に関するプログ
ラム特性として、引数の筒数が少ないものの出現頻度は
高く引数の筒数が多いものは順次出現頻度が低下する。

この特性を利用して、引数の筒数が少ない場合にはプロ
セッサの引数用の内部レジスタを用ｐｓて高速処理可能
にし、引数の箇ＲＡＭの容量以上になると、高速ＲＡＭ
よりも参照に要する時間は長くなるが、大量の引数を格
納することができる主記憶に格納する。このようにプロ
グラム特性を利用して、引数の内部表現形式であるタグ
付きデータの記憶場所を３つの階層にすることにより、
タグ付きデータの実効的なタグ解析時間を内部レジスタ
から読み出した場合の解析時間に近い程度に高速化し、
かつ主記憶を利用することにより多（のタグ付きデータ
を格納できるようにする。

（実施例） 以上本発明の一実施例を図面を用いて詳細に説明する。

第１図は本発明の装置の一実施例を示すブロック図であ
る。図中１０はタグ付きデータおよび命令列を格納する
記憶部、８は記憶部１０を参照するためにアドレスを保
持するアドレスレジスタ、９は記憶部１０から読み出し
たデータを格納して作業用のレジスタとして利用するデ
ータレジスタＭ、１１は記憶部１０から読み出した命令
を格納する命令レジスタ、１２．１３，１４，１５は記
憶部１０から読み出した引数に関するタグ付きデータを
格納すると共に高速な参照を実現するデータレジスタＡ
、Ｂ、Ｃ，Ｄ、　１６はアドレス可′能な高速ランダム
アクセスメモリで構成することにより、多くのタグ付き
データを格納可能にする内部記憶部であり、１０２４語
の容量を持つ。、この内部記憶部１６は命令レジスタ１
１に格納された命令のオペランドシラブルであって内部
レジスタを指示するフィールドをアドレス情報として入
力することによって一語のタグ付きデータを出力する。

また、データレジスタＡ１２．Ｂ１３．Ｃ１４，Ｄ１５
に比べ読み出し時間が遅い。１７は前記のフィールド情
報を解析し、データレジスタＡ１２．Ｂ１３．Ｃ１４，
Ｄ１５および内部記憶部１６の出力の一つを選択する選
択器、２１はマイクロプログラムによる制御でデータ処
理装置での処理の流れを制御する制御部、１９は命令レ
ジスタ１１に格納されている前記フィールドを解析し、
内部記憶部１６あるいは記憶部１０からのデータ参照で
ある場合には参照時期を遅らせる信号を制御部２１に送
り、データレジスタＡ１２．Ｂ１３．Ｃ１４，Ｄ１５へ
の参照である場合には高速に参照できることを制御部２
１に指示する遅延指示器、２０は選択器１７から出力さ
れるタグ部の情報を解析し、制御部２１に処理の流れを
指示するタグ分岐指示器、２２は命令レジスタ１１に格
納された命令のコードを解析し、その結果を制御部２１
に送る命令デコーダ、２３は選択器１７から出力される
タグ付きデータにおけるデータの値と命令レジスタ１１
の中に格納された命令の中で即値として命令中に表現さ
れたデータの値との比較を行う比較器であり、遅延指示
器１９は遅延制御手段を構成する一例として示す。タグ
分岐指示器２０および比較結果を制御部２１に送る。比
較器２３はタグ付データ操作部３０の一例として、アド
レスレジスタおよびデータレジスタ９はメモリ制御手段
３１を構成する一例として示す。

次に本発明の一実施例の動作をタグ付きデータの操作命
令の一つを例としてとり゛あげて説明する。タグ付きデ
ータの提作命令の一つとして内部レジスタのｉ番目のタ
グ付きデータ（Ａｉ）と命令内で表現される整数の即値
（Ｎ）との−数比較処理を行う［整数比較命令」の例を
示す。この命令の形式を第３図に示す。この命令は命令
コードフィールドとｉ番目の内部レジスタ（Ａりを示す
内部レジスタフィールドと、整数の即値（Ｎ）を示す整
数即値フィールドから成る。内部レジスタフィールドは
１６ビツトで構成されているので（２１６１）番目まで
の内部レジスタを指定することができる。

この整数比較命令の動作は第２図呼び出し側の引数のタ
グによる分岐以下の動作に対応する。これ□を第１図の
実施例を用いて説明する。この命令は記憶部１０から読
み出され、命令レジスタ１１に格納される。命令レジス
タ１１の命令コードフィールドを命令デコーダ２２で検
出し、制御部２１において整数比較命令の処理を開始す
る。はじめに、命令レジスタ１１の内部レジスタフィー
ルドで示されるＡｉレジスタを参照する。

命令レジスタ１１の内部レジスタフィールドを選択器１
７に入力することにより、ＡｉがＯから３番目の内部レ
ジスタを示す値であることが検出される場合には、これ
に対応してデータレジスタＡ１２．Ｂ１３゜Ｃ１４，Ｄ
１５の一つを選択器１７で選択し、出力する。また、Ａ
ｉが４以上１０２３以下の数を示すときには選択器１７
では内部記憶部１６の出力を選択する。さらにＡｉが１
０２４以上の数を示すときにはデータレジスタＭ９の出
力を選択する。内部記憶部１６の読み出しは内部レジス
タフィールドの値をアドレスとして入力することにより
行い、−語のタグ付データが読み出される。

器１７の出力としてタグ分岐指示器２０に送り、タグ分
岐指示器２０では分岐方向を検出して制御部２１に送り
、制御部２１では検出された分岐に従ってマイクロプロ
グラムの分岐を行う。この処理は第２図の呼び出し側の
引数のタグによる分岐処理に示される。ここでＡｉが［
２］であればデータレジスタＣ１４が選択器１７の出力
として選択される。さらにデータレジスタＣ１４の内容
としてタグ部で示されるデータタイプが整数であり、値
が「６」であれば、タグ分岐指示器では第２図において
呼び出し側の引数のタグが数字の方向にマイクロプログ
ラムを分岐するための情報を制御部２１に送る。データ
レジスタＣ１４に格納されているデータの内容の例を第
４図に示す。

次に、内部レジスタフィールドのＡｉが４以上１０２３
以下の数である場合を示す。このときには、選択！１７
の出力として内部記憶部１６の出力を選択する。遅延指
示器１９では遅延を指示する信号を出力する。第１図の
制御部２１の一部の機能として存在している遅延を制御
するためのハードウェアを第５図に示す。５０はマイク
ロプログラム列を格納するマイクロメモリ、５１はマイ
クロメモリ５０から読み、出したマイクロプログラムを
格納するマイクロブ、ｆ：１グラムレジスタ、５２はマ
イクロプログラム実行却に割込みが発生したときに、マ
イクロプロゲラ法レジスタ５１の内容を退避するリター
ンレジスタである。割込みに関する処理を終了した後、
再び割込み発生時のマイクロプログラムを実行するため
にリターンレジスタ５２の内容をマイクロプログラムレ
ジスタ５１に戻す。５３はマイクロプログラムの分岐を
制御するマイクロ分岐制御部であり、割込み時、リター
ン時のマイクロプログラムのアドレスを制御する。この
他、遅延指示器１９からの信号により命令の内部レジス
タフィールドの値が４以上であり、遅延終了フラグ５４
がＯ”のときに内部記憶部１６あるいは記憶部１０の中
のタグ付きデータを参照するためにマイクロ分岐制御部
５３では割込み処理用のマイクロプログラムへ分岐する
処理を行う。このときに遅延終了フラグ５４を１′にセ
ットする。

内部レジスタフィールドの値が４以上、１０２３以下で
かつ遅延終了フラグ５４が０″のときには内部記憶部１
６に格納されているタグ付きデータを参照する。この内
部記１；ヲ部１６のデータを参照するためには１マシン
サイクルの遅延があれば十分であるので、１マシンサイ
クルの割込み処理を実行し、元のマイクロプログラムの
処理を開始する。このた５め１１Ｊ込み処理としては、
リターンレジスタ５２の内容をマイクロプログラムレジ
スタ５１に戻す。

内部レジスタフィールドの値が１０２４以上のときには
記憶部１０に格納されているタグ付きデータを参照する
。この記憶部１０のデータを参照するためのアドレスは
引数ペースレジスタ５６に格納されている記憶部１０の
ベースアドレスに内部レジスタフィールドで示される値
を加算器５７で加算することにより、対象データのアド
レスを求めアドレスレジスタ８へ格納する。このアドレ
スにより記憶部１０から読み出したタグ付きデータをデ
ータレジスタＭ９に格納する。この割込み処理の最後で
、リターンレジスタ５２の内容をマイクロプログラムレ
ジスタ５１に戻し、遅延終了フラグ５４をＴにして元の
マイクロプログラムの処理を開始する。これらの割込み
処理に関係した処理の流れを第６図に示す。

これらの割込み処理の後タグ分岐処理を行う。

このときには、分岐処理対象のタグ付きデータは、命令
レジスタ１１に格納された命令の内部レジスタフィール
ドの値に従って、選択器１７で選択される。つまり、内
部レジスタフィールドの値がθ〜３のときには、データ
レジスタＡ１２．Ｂ１３．Ｃ１４゜Ｄ１５のデータがそ
れぞれ選択され、内部レジスタフィールドの値が４以上
１０２３以下のときには内部記憶部１６の出力が選択さ
れ、内部レジスタフィールドの値が１０２４以上のとき
には記憶部１０がら読み出したデータが格納されている
データレジスタＭ９のデータが選択される。

呼び出し側の引数のタグによる分岐処理を終了した後、
呼ばれ側の引数のタイプを検査する。この整数比較命令
の場合には命令コードによって、既に呼ばれ側の引数の
タイプが数字であることを制御部２１で検出している。

この結果、データタイプにおいて、呼び出し側の引数と
呼ばれ側の引数とは一致する。次に引数の値を含めた一
致を検査する。即ち呼び出し側の引数として選択器１７
から出力されるＡｉ番目のデータの値を比較器２３の一
つの入力とし、呼ばれ側の引数として命令レジスタ１１
にある整数即位フィールドで示される値を比較器２３の
他の入力とする。ここで、選択器１７の出力が数字「６
］である第４図の形式であるときに、整数即値フィール
ドの値が数字「６」であれば、比較器２３では一致を検
出し、制御部２１にこの一致信号を送る。また整数即値
の値が数字ｒ６Ｊ以外であれ′■の進め方を決定する。

（発明の効果） 本発明によればデータ処理装置中にタグ付きデータを格
納する内部レジスタとして、ハードウェア量としては大
量に必要であるが、高速に参照可能な少数のデータレジ
スタと比較的少ないハードウェアで比較的多くのタグ付
きデータを格納でき参照速度がデータレジスタより遅い
内部記憶と最も多くのデータを格納でき、参照速度が最
も遅い主記憶（本実施例の記憶部１０に対応する）で実
現する。この結果、少数の引数で記述しているものがほ
とんどであるプロログ言語の述語あるいは関数型言語の
関数のタグ付データの操作をデータレジスタを用いて処
理することにより高速にする。さらに、プログラムが記
述されている引数の筒数が増加した場合には内部記憶部
を利用することによってタグ付きデータの操作を比較的
高速に実現する。さらに引数の筒数が増加した場合には
、主記憶を利用することによって大量の引数に対する処
理を可能にする。すなわち、プログラムの特性を考慮し
て、実効的には高速なタグ付デーと　第１図は本発明の
一実施例を示すブロック図、第２図はタグ付きデータを
提作する処理手順の一例を示ｙ処理フロー図、第３図は
タグ操作関係の命令の一例として示す整数比較の命令形
式を示す図、第４図は内部レジスタに格納されるタグ付
データの例を示す図、第５図は遅延制御ハードウェアの
ブロック図、第６図はタグ付きデータが格納されている
記憶部に応じて必要な割込み処理フローを示す図である
。

図において、１０は記憶部、１１は命令レジスタ、１２
．１３，１４．１５はそれぞれデータレジスタＡ、Ｂ、
Ｃ，Ｄ、１６はアドレス可能な内部記憶部、１７はデー
タレジスタおよび内部記憶部の出力の一つを選択する選
択器、１９は選択器の出力として内部記憶部が選択され
るときに出力するまでの時間がデータレジスタを選択す
る場合に比べ遅いことを指示する遅延指示器、２０は選
択器の出力中のタグ部を解析して処理の流れを変え方向
を指示するためのタグ分岐指示器、２１はタグ付きデー
タの操作および本データ処理装置の処理を制御する制御
部、２２は命令レジスタ中の命令を解釈する命令デコー
ダ、３０はタグ分岐指示器および比較器を一例として示
したタグ付データ操作部、３１はアドレスレジスタおよ
びデータレジスタＭによる構成を一例として示したメモ
リ制御手段である。

Claims (1)

【特許請求の範囲】
1. データの属性を示すタグ領域と値領域とで各データが表
   現されるデータ処理装置において、前記データ及び命令
   列を格納する記憶部と、前記記憶部から読み出した命令
   を格納する命令レジスタと、前記命令レジスタに格納さ
   れた命令を解釈する命令デコーダと、処理対象データを
   格納する１つ以上のデータレジスタと、前記データレジ
   スタよりも参照時間が遅く多数の語で構成される内部記
   憶部と、前記命令レジスタに格納された命令のオペラン
   ドシラブルを解読して前記データレジスタと前記内部記
   憶部と前記記憶部とから読み出されるデータのいずれか
   の出力を選択する選択器と、前記命令を処理するときに
   オペランドシラブルで指示されたデータが前記内部記憶
   部あるいは前記記憶部に格納されていることを検出して
   データを参照するまでに必要な遅延時間を制御する遅延
   制御手段と、前記命令によってデータを前記記憶部から
   読み出して前記選択器への入力にするメモリ制御手段と
   、前記選択器から出力されるタグ付データを操作するタ
   グ付データ操作部と、前記命令で規定される処理を制御
   する制御部を備え、前記遅延制御手段と前記メモリデー
   タレジスタによって前記制御部で前記データレジスタお
   よび前記内部記憶および前記記憶部の出力を前記タグ付
   データ操作部で処理対象にする時期を決定することによ
   ってタグ付データの操作を可能にしたことを特徴とする
   データ処理装置。