JPS62206643A - 加算器の故障検出回路 - Google Patents
加算器の故障検出回路Info
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- JPS62206643A JPS62206643A JP61049872A JP4987286A JPS62206643A JP S62206643 A JPS62206643 A JP S62206643A JP 61049872 A JP61049872 A JP 61049872A JP 4987286 A JP4987286 A JP 4987286A JP S62206643 A JPS62206643 A JP S62206643A
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- Japan
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- counter
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- 238000003745 diagnosis Methods 0.000 claims abstract description 20
- 238000001514 detection method Methods 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は演算器の診断に関し、特に加算器の故障検出に
関する。
関する。
（従来の技術）
従来、この種の故障検出回路では、同一の加算器を２個
使用し、加算器を２′！ｉ化することＫよりて両演算結
果を比較し１両者が一致するか否かを検出することによ
って行りていた。
使用し、加算器を２′！ｉ化することＫよりて両演算結
果を比較し１両者が一致するか否かを検出することによ
って行りていた。
（発明が解決しようとする問題点）
上述した従来の加算器の故障検出ミ１路では。
２重化した加算器の出力を比較して、両者の一致によつ
て行りているので、ハードウェア量が増加すると云う欠
点がある。
て行りているので、ハードウェア量が増加すると云う欠
点がある。
本発明の目的は、診断時に加算器へ入力されるデータを
発生して保持しておき、上記データか、あるいはそれ以
外の加算器入力データかを加算結果の使用か、あるいは
不使用かに応じて選択し、これによって選択された加算
期待値か、あるいは減算期待値と加算器出力値とを比較
することＫより上記欠点を除去し、ハードウェア量の増
加を抑止できるように構成した加算器の故障検出回路を
提供することにある。
発生して保持しておき、上記データか、あるいはそれ以
外の加算器入力データかを加算結果の使用か、あるいは
不使用かに応じて選択し、これによって選択された加算
期待値か、あるいは減算期待値と加算器出力値とを比較
することＫより上記欠点を除去し、ハードウェア量の増
加を抑止できるように構成した加算器の故障検出回路を
提供することにある。
（問題点を解決するための手段）
本発明による加算器の故障検出回路はカウンタと、第１
の選択手段と、シフタと、レジスタと、第２の選択手段
と、比較器とを具備して構成したものである。
の選択手段と、シフタと、レジスタと、第２の選択手段
と、比較器とを具備して構成したものである。
カウンタは、加算器の診断時に入力されるデータを発生
して保持するためのものである。
して保持するためのものである。
第１の選択手段は、カウンタの出力と上記以外の加算器
入力データとの間で切換えを行うためのものである。
入力データとの間で切換えを行うためのものである。
シフタは、加算期待値を作り出すためのものである。
レジスタは、加算の診断であるか、あるいは減算の診断
であるかを表わすためのものである。
であるかを表わすためのものである。
第２の選択手段は、レジスタの出力信号によって加算期
待値か、あるいは減算期待値かを選択して期待”値を生
成するためのものである。
待値か、あるいは減算期待値かを選択して期待”値を生
成するためのものである。
比較器は、演算結果と上記期待値とを比較するためのも
のである。
のである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による加算器の故障検出回路の一実施
例を示すブロック図である。
例を示すブロック図である。
第１図において、１はカウンタ、２は加算レジスタ、３
１．３２はそれぞれ選択回路、４は選択回路、５は１ビ
ツト左シフタ、６は選択回路、７は比較回路、８は加算
器である。
１．３２はそれぞれ選択回路、４は選択回路、５は１ビ
ツト左シフタ、６は選択回路、７は比較回路、８は加算
器である。
第１図Ｋｋいて、カウンタ１は加算器８の診断時に入力
されるデータを発生して保持するためのもので、＋１の
増分回路とレジスタとから成る。加算レジスタ２は、診
断が加算を対象としているときに＠１＃、減算を対象と
しているときに″Ｏ′″にセットされるフリップフロッ
プであり、カウンタ１のキャリーアウト信号によってセ
ット／リセットが繰返される。カウンタ１と加算レジス
タ２とは、加算器８を動作させるクロックと同様なりロ
ックにより動作しており、診断であるか、あるいは診断
でないかにかかわらず、カウントアツプ動作やキャリー
アウト信号によるセット／リセット動作を常に行ってい
る。
されるデータを発生して保持するためのもので、＋１の
増分回路とレジスタとから成る。加算レジスタ２は、診
断が加算を対象としているときに＠１＃、減算を対象と
しているときに″Ｏ′″にセットされるフリップフロッ
プであり、カウンタ１のキャリーアウト信号によってセ
ット／リセットが繰返される。カウンタ１と加算レジス
タ２とは、加算器８を動作させるクロックと同様なりロ
ックにより動作しており、診断であるか、あるいは診断
でないかにかかわらず、カウントアツプ動作やキャリー
アウト信号によるセット／リセット動作を常に行ってい
る。
選択回路３１．３２は通常、演算の対象としているデー
タを選択しているが、演算結果を必要としない場合には
加算器８の診断時にカウンタ１の出力を選択するように
構成されている。
タを選択しているが、演算結果を必要としない場合には
加算器８の診断時にカウンタ１の出力を選択するように
構成されている。
選択回路４は、加算器８に対して加算を行わせるか、あ
るいは減算を行わせるかに応じて、診断時に選択回路３
２で選択されたデータを直接、あるいは反転して加算器
８に加えるためのものである。演算結果を必要とする通
常の場合には、選択回路４は演算対象データは加算され
るか、あるいは減算されるかの条件に応じて切換えられ
る。しかし診断時には、選択回路４は加算レジスタ２の
内容に応じてデータを選択する。
るいは減算を行わせるかに応じて、診断時に選択回路３
２で選択されたデータを直接、あるいは反転して加算器
８に加えるためのものである。演算結果を必要とする通
常の場合には、選択回路４は演算対象データは加算され
るか、あるいは減算されるかの条件に応じて切換えられ
る。しかし診断時には、選択回路４は加算レジスタ２の
内容に応じてデータを選択する。
第２図はデータ幅が４ビツトの場合について、１ビツト
左シフタ５と、選択回路６と、比較器７とを詳細に示す
ブロック図である。
左シフタ５と、選択回路６と、比較器７とを詳細に示す
ブロック図である。
第２図において、９１〜９３はそれぞれＡＮＤゲート、
１０１〜１０４はそれぞれ排他的論理和ゲート、１１は
ＯＲゲートである。
１０１〜１０４はそれぞれ排他的論理和ゲート、１１は
ＯＲゲートである。
カウンタ１の出力を最上位桁よりａＯ＊ａｌｒ”！ ＊
ａ３ とし、加算器８の出力を最上位桁よりｂＯｐ
ｂｊ ｔ Ｊ ｓ ｂ３ としよう。加算レジスタ２
の内容に応じて加算であるか、あるいは減算であるかが
示されていて、加算の場合には１ビツト左シフタ５より
出力される加算期待値が選択回路６により選択され、減
算の場合には減算期待値＠０”が選択される。上記選択
後に上記演算期待値と加算器の出力とが比較器７によっ
て比較され、比較結果が不一致を示している場合には信
号線１２上の加算器故障検出信号によつて加算器８の故
障が検出される。信号線１２上の加算器故障検出信号は
、診断時のみに有効である。
ａ３ とし、加算器８の出力を最上位桁よりｂＯｐ
ｂｊ ｔ Ｊ ｓ ｂ３ としよう。加算レジスタ２
の内容に応じて加算であるか、あるいは減算であるかが
示されていて、加算の場合には１ビツト左シフタ５より
出力される加算期待値が選択回路６により選択され、減
算の場合には減算期待値＠０”が選択される。上記選択
後に上記演算期待値と加算器の出力とが比較器７によっ
て比較され、比較結果が不一致を示している場合には信
号線１２上の加算器故障検出信号によつて加算器８の故
障が検出される。信号線１２上の加算器故障検出信号は
、診断時のみに有効である。
上記によって、加算器８の不使用時に加算器の加減算動
作を交互に繰返してチェックでき。
作を交互に繰返してチェックでき。
故障が容易、且つ、即時に検出できる。
（発明の効果）
本発明は以上説明したように、診断時に加算器へ入力さ
れるデータを発生して保持しておき、上記データか、あ
るいはそれ以外の加算器入力データかを演算結果の使用
か、あるいは不使用かに応じて選択し、これによって選
択された加算期待値か、あるいは減算期待値と加算器出
力値とを比較することにより、加算器の２重化による故
障検出回路のハードウェアの増加を抑止できるため、コ
ストの低減と信頼性の向上が期待できると云う効果があ
る。
れるデータを発生して保持しておき、上記データか、あ
るいはそれ以外の加算器入力データかを演算結果の使用
か、あるいは不使用かに応じて選択し、これによって選
択された加算期待値か、あるいは減算期待値と加算器出
力値とを比較することにより、加算器の２重化による故
障検出回路のハードウェアの増加を抑止できるため、コ
ストの低減と信頼性の向上が期待できると云う効果があ
る。
第１図は、本発明による加算器の故障検出回路の一実施
例を示すブロック図である。第２図は、第１図において
４ビツトより成る１ビツト左シフタ、選択回路および比
較器の詳細を示すブロック図である。 １・・・カウンタ ２・・・加算レジスタ３１．３
２，４，６・・・選択回路 ５・−１ビツト左シツク ７・・・比較器 ８・・・加算器 ９１〜９３・・・ＡＮＤゲート
例を示すブロック図である。第２図は、第１図において
４ビツトより成る１ビツト左シフタ、選択回路および比
較器の詳細を示すブロック図である。 １・・・カウンタ ２・・・加算レジスタ３１．３
２，４，６・・・選択回路 ５・−１ビツト左シツク ７・・・比較器 ８・・・加算器 ９１〜９３・・・ＡＮＤゲート
Claims (1)
- 加算器の診断時に入力されるデータを発生して保持する
ためのカウンタと、前記カウンタの出力と前記以外の加
算器入力データとの間で切換えを行うための第１の選択
手段と、加算期待値を作り出すためのシフタと、加算の
診断であるか、あるいは減算の診断であるかを表わすた
めのレジスタと、前記レジスタの出力信号によって前記
加算期待値か、あるいは減算期待値かを選択して期待値
を生成するための第２の選択手段と、演算結果と前記期
待値とを比較するための比較器とを具備して構成したこ
とを特徴とする加算器の故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049872A JPS62206643A (ja) | 1986-03-07 | 1986-03-07 | 加算器の故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049872A JPS62206643A (ja) | 1986-03-07 | 1986-03-07 | 加算器の故障検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62206643A true JPS62206643A (ja) | 1987-09-11 |
Family
ID=12843137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049872A Pending JPS62206643A (ja) | 1986-03-07 | 1986-03-07 | 加算器の故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301518A (ja) * | 1993-04-09 | 1994-10-28 | Nec Corp | 加算回路用テスト回路 |
-
1986
- 1986-03-07 JP JP61049872A patent/JPS62206643A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301518A (ja) * | 1993-04-09 | 1994-10-28 | Nec Corp | 加算回路用テスト回路 |
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