JPS5810864B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5810864B2 JPS5810864B2 JP51078967A JP7896776A JPS5810864B2 JP S5810864 B2 JPS5810864 B2 JP S5810864B2 JP 51078967 A JP51078967 A JP 51078967A JP 7896776 A JP7896776 A JP 7896776A JP S5810864 B2 JPS5810864 B2 JP S5810864B2
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- Japan
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- insulating film
- conductive layer
- electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置の高集積化に関し、特に、情報
を蓄積するだめの静電容量（以下、容量と略記する）を
チイツチングトランジスタと情報伝達線の間に３次元的
に配置した半導体記憶装置に関する。
を蓄積するだめの静電容量（以下、容量と略記する）を
チイツチングトランジスタと情報伝達線の間に３次元的
に配置した半導体記憶装置に関する。
すなわち本発明の目的は、情報を蓄積するだめの容量を
３次元的に配置することによって大きな蓄積容量を有し
、かつ１ビツトあたりのメモリセル面積を小さくした半
導体記憶装置を提供することにある。
３次元的に配置することによって大きな蓄積容量を有し
、かつ１ビツトあたりのメモリセル面積を小さくした半
導体記憶装置を提供することにある。
以下、本発明を従来の装置と対比して詳細に説明する。
従来のメモリセルは第１図に平面図、第２図にＸ−Ｘ′
切断面による概念的な断面図を示すように、基板１２に
形成された拡散層１１と１９、素子間分離用の酸化膜１
３およびこれに続いて形成された酸化膜１７ａと１７ｂ
、多結晶シリコンよりなる蓄積容量形成用電極１５と同
じく多結晶シリコンよりなるゲート電極１６、リン・ケ
イ酸ガラス（ＰＳＧ）膜１４、ワード線となるアルミニ
ウム（Ａｌ）電極１８より構成されている。
切断面による概念的な断面図を示すように、基板１２に
形成された拡散層１１と１９、素子間分離用の酸化膜１
３およびこれに続いて形成された酸化膜１７ａと１７ｂ
、多結晶シリコンよりなる蓄積容量形成用電極１５と同
じく多結晶シリコンよりなるゲート電極１６、リン・ケ
イ酸ガラス（ＰＳＧ）膜１４、ワード線となるアルミニ
ウム（Ａｌ）電極１８より構成されている。
これらのうち、ゲート電極１６、ゲート酸化膜１７ａな
らびにドレイン、ソースとなる拡散層１１．１９によっ
てスイッチングトランジスタ１が構成され、多結晶シリ
コン電極１５と酸化１７ｂおよび基板１２の表面に形成
された反転層２２により蓄積容量が構成される。
らびにドレイン、ソースとなる拡散層１１．１９によっ
てスイッチングトランジスタ１が構成され、多結晶シリ
コン電極１５と酸化１７ｂおよび基板１２の表面に形成
された反転層２２により蓄積容量が構成される。
なお第１図でば１７ａ、１７ｂおよび１４は省略されて
いる。
いる。
まだ、第３図第７図においても簡単のため、酸化膜１３
，１７゜１７ａ、１７ｂは省略されている。
，１７゜１７ａ、１７ｂは省略されている。
とのように、従来はスイッチングトランジスタ１と、電
極１５と反転層で形成された蓄積容量は同一平面上にあ
り、単に二次元的に配置されているのみである。
極１５と反転層で形成された蓄積容量は同一平面上にあ
り、単に二次元的に配置されているのみである。
これに対し、本発明の半導体記憶装置は、スイッチング
トランジスタの少なくともゲートの上に蓄積容量を三次
元的に配置するものである。
トランジスタの少なくともゲートの上に蓄積容量を三次
元的に配置するものである。
スイッチングトランジスタは周知の如く、半導体基板に
少なくともソース領域、ドレイン領域およびゲートを有
するものである。
少なくともソース領域、ドレイン領域およびゲートを有
するものである。
次に本発明のメモリセルの一実施例を第３図、第４図を
用いて説明する。
用いて説明する。
第３図は本実施例の平面図、第４図は第３図のＹ−Ｙ′
断面図を示すものである。
断面図を示すものである。
まず所定の半導体基板１２上に酸化膜１３とゲート酸化
膜１７を設け、ゲート酸化膜１７に設けた小孔２３より
基板１２に不純物を拡散させ、またはイオン打込みを行
なう等の手段によって、該基板１２と異なる導電型の拡
散層１１よりなる領域を設け、次いで該基板と同じ導電
型の拡散層８（ドレイン）よりなる領域を形成する。
膜１７を設け、ゲート酸化膜１７に設けた小孔２３より
基板１２に不純物を拡散させ、またはイオン打込みを行
なう等の手段によって、該基板１２と異なる導電型の拡
散層１１よりなる領域を設け、次いで該基板と同じ導電
型の拡散層８（ドレイン）よりなる領域を形成する。
その後、ゲート酸化膜１７の小孔２３を通じて拡散領域
８に直接接触させて蓄積容量を形成するだめの電極９よ
りなる導電層を設け、その上に絶縁膜１０をはさんでＡ
ｌ電極１８よりなる導電層を設けて、電極９，１８およ
び絶縁膜１０により蓄積容量を形成する。
８に直接接触させて蓄積容量を形成するだめの電極９よ
りなる導電層を設け、その上に絶縁膜１０をはさんでＡ
ｌ電極１８よりなる導電層を設けて、電極９，１８およ
び絶縁膜１０により蓄積容量を形成する。
なおこの場合、Ａｌ電極１８はデータ線を形成している
。
。
すなわち、従来はスイッチングトランジスタ１と同一平
面上に、拡散層１１に接して蓄積容量形成用の電極１５
を設け、これと反転層２２との間に蓄積容量を構成させ
ていたのに対し、本発明においては、拡散層８（ドレイ
ン）に接続された蓄積容量形成用の電極９をスイッチン
グトランジスタ１に積重ねて設け、これとデータ線とな
るＡｌ電極１８との間に蓄積容量を構成させたものであ
る。
面上に、拡散層１１に接して蓄積容量形成用の電極１５
を設け、これと反転層２２との間に蓄積容量を構成させ
ていたのに対し、本発明においては、拡散層８（ドレイ
ン）に接続された蓄積容量形成用の電極９をスイッチン
グトランジスタ１に積重ねて設け、これとデータ線とな
るＡｌ電極１８との間に蓄積容量を構成させたものであ
る。
詳述すれば、この実施例の場合、スイッチングトランジ
スタ１は、ドレインとなる拡散層８と電極９を接続する
ためにゲート酸化膜１７に設けたコンタクト用の小孔２
３を用い、これから自己整合で拡散を行なって設けた拡
散領域８と１１、基板１２、ゲート酸化膜１７および多
結晶シリコンよりなるゲート電極１６より構成されてい
る。
スタ１は、ドレインとなる拡散層８と電極９を接続する
ためにゲート酸化膜１７に設けたコンタクト用の小孔２
３を用い、これから自己整合で拡散を行なって設けた拡
散領域８と１１、基板１２、ゲート酸化膜１７および多
結晶シリコンよりなるゲート電極１６より構成されてい
る。
従って本発明においては、蓄積容量をスイッチングトラ
ンジスタ１の上方に三次元的に積み重ねることができ、
かつ、蓄積容量およびスイッチングトランジスタ１とも
に自己整合で形成することができるので、１ビツトあた
りのメモリセル面積を著しく減少させることができる。
ンジスタ１の上方に三次元的に積み重ねることができ、
かつ、蓄積容量およびスイッチングトランジスタ１とも
に自己整合で形成することができるので、１ビツトあた
りのメモリセル面積を著しく減少させることができる。
たとえば、正方形のコンタクト用の小孔２３の１辺の寸
法２μｍ、マスク合わせ余裕１μｍ、多結晶シリコン電
極（ゲート）１６の幅２μｍ、拡散層１１と１９の幅３
μｍ、素子間隔２μｍ、ゲート酸化膜１７の厚さ１００
０Å、絶縁膜１０の厚さ５００Å、蓄積容量０．０４ｐ
Ｆとすると、１ビツトあたりのメモリセル面積は１００
μｍとなる。
法２μｍ、マスク合わせ余裕１μｍ、多結晶シリコン電
極（ゲート）１６の幅２μｍ、拡散層１１と１９の幅３
μｍ、素子間隔２μｍ、ゲート酸化膜１７の厚さ１００
０Å、絶縁膜１０の厚さ５００Å、蓄積容量０．０４ｐ
Ｆとすると、１ビツトあたりのメモリセル面積は１００
μｍとなる。
この面積は、同じ設計値を用いて製作した従来型メモリ
のメモリセル面積２４７μｍ２の約４０％に過ぎない。
のメモリセル面積２４７μｍ２の約４０％に過ぎない。
なお基板１２は、第３図、第４図の場合は比抵抗３Ω・
ｃｍのｐ形シリコン、第５図、第６図の場合は比抵抗３
Ω・ｃｍのｎ形シリコンである。
ｃｍのｐ形シリコン、第５図、第６図の場合は比抵抗３
Ω・ｃｍのｎ形シリコンである。
更に、いずれの場合も素子間分離のための酸化膜１３の
膜厚は１μｍ、ゲート酸化膜１７および１７ａ。
膜厚は１μｍ、ゲート酸化膜１７および１７ａ。
１７ｂは１０００Å、多結晶シリコン電極９゜１５．１
６はいずれも３５００Å、Ａｌ電極１８は６０００Åで
ある。
６はいずれも３５００Å、Ａｌ電極１８は６０００Åで
ある。
まだ絶縁膜１０は５００Åの熱酸化膜、同じく１４は５
０００ÅのＰＳＧ膜、同じく２０は３０００ÅのＰＳＧ
膜である。
０００ÅのＰＳＧ膜、同じく２０は３０００ÅのＰＳＧ
膜である。
まだ、蓄積容量は多重に重ねて設けて良いことは勿論で
ある。
ある。
次に、このような本発明による構造とした場合のメモリ
回路の構成を、１トランジスタ型ＭＯ３ランダムアクセ
スメモリを例にとって説明する。
回路の構成を、１トランジスタ型ＭＯ３ランダムアクセ
スメモリを例にとって説明する。
従来知られている１トランジスタ型のＭＯＳランダムア
クセスメモリは、第５図に示すメモリアレイ部６および
増幅部γより構成されている。
クセスメモリは、第５図に示すメモリアレイ部６および
増幅部γより構成されている。
ここで、蓄積容量２に対する情報の書き込みおよび読出
しは、スイッチングトランジスタ１をワード線３より印
加される電圧パルスによって開閉し、データ線４より蓄
積容量２へ電圧を印加し、あるいは蓄積容量２の電圧を
検出することによって行っている。
しは、スイッチングトランジスタ１をワード線３より印
加される電圧パルスによって開閉し、データ線４より蓄
積容量２へ電圧を印加し、あるいは蓄積容量２の電圧を
検出することによって行っている。
これに対し、本発明による半導体記憶装置においては第
６図にその回路構成を示すように、蓄積容量２をスイッ
チングトランジスタ１とデータ線４との間に挿入し、蓄
積容量２の一端を直接データ線４に接続し、他端をスイ
ッチングトランジスタ１を通じて直流電圧源（ｏＶを含
む）５に接続する。
６図にその回路構成を示すように、蓄積容量２をスイッ
チングトランジスタ１とデータ線４との間に挿入し、蓄
積容量２の一端を直接データ線４に接続し、他端をスイ
ッチングトランジスタ１を通じて直流電圧源（ｏＶを含
む）５に接続する。
この場合の蓄積容量２の情報の読出しおよび書込みは従
来と同様に、まず、ワード線３を選択してスイッチング
トランジスタ１を導通させ、蓄積容量２の一端を直流電
圧源５より供給されている電圧に固定する。
来と同様に、まず、ワード線３を選択してスイッチング
トランジスタ１を導通させ、蓄積容量２の一端を直流電
圧源５より供給されている電圧に固定する。
その後、データ線４を選択して、増幅器７を通して書込
みおよび読出しを行う。
みおよび読出しを行う。
次に、本発明の他の実施例の平面図を第７図に、そのＺ
−Ｚ′切断面による断面図を第８図に示す。
−Ｚ′切断面による断面図を第８図に示す。
本実施例においては図示のように、ゲート酸化膜１７に
あけた小孔２３を通してホウ素やリンのような不純物を
拡散まだはイオン打込みすることにより、ｎ形シリコン
基板１２の一部に領域１１および８を設けた後、多結晶
シリコン電極９′を形成する。
あけた小孔２３を通してホウ素やリンのような不純物を
拡散まだはイオン打込みすることにより、ｎ形シリコン
基板１２の一部に領域１１および８を設けた後、多結晶
シリコン電極９′を形成する。
ここで、多結晶シリコン電極９′は蓄積容量の一方の電
極となると共に、後述するようにスイッチングトランジ
スタ１のゲート電極となっている。
極となると共に、後述するようにスイッチングトランジ
スタ１のゲート電極となっている。
この電極９′の上に蓄積容量を形成するだめの絶縁膜１
０およびデータ線となる電極２１を形成することによっ
て、蓄積容量をスイッチングトランジスタ１の上方に三
次元的に積み重ねることができるとともに、蓄積容量お
よびスイッチングトランジスタとも自己整合で形成する
ことができる。
０およびデータ線となる電極２１を形成することによっ
て、蓄積容量をスイッチングトランジスタ１の上方に三
次元的に積み重ねることができるとともに、蓄積容量お
よびスイッチングトランジスタとも自己整合で形成する
ことができる。
本実施例の半導体記憶装置を前述の設計値を用いて製作
した場合、１ビツトあたりのメモリセル面積は６４μｍ
２となり、これは同じ設計値を用いて製作した従来型メ
モリのメモリセル面積１９５μｍ２の約３３％の小さな
ものである。
した場合、１ビツトあたりのメモリセル面積は６４μｍ
２となり、これは同じ設計値を用いて製作した従来型メ
モリのメモリセル面積１９５μｍ２の約３３％の小さな
ものである。
但し、このときの蓄積容量は０．０２４ｐＦである。
この場合のメモリアレイ部６および増幅部７の回路構成
を第９図に示す。
を第９図に示す。
同図に示すように、スイッチングトランジスタ１のゲー
トはドレインまだはソースと接続されており、スイッチ
ングは拡散層１１をバック・ゲートとして作用さぜるこ
とによって行なう。
トはドレインまだはソースと接続されており、スイッチ
ングは拡散層１１をバック・ゲートとして作用さぜるこ
とによって行なう。
以上説明したように、本発明によるときはメモリセルの
面積を小さくすることによって半導体記憶装置の集積度
を著しく向上させることができ、その結果は大きいもの
である。
面積を小さくすることによって半導体記憶装置の集積度
を著しく向上させることができ、その結果は大きいもの
である。
第１図は従来のメモリセルの平面図、第２図はそのＸ−
Ｘ′切断面による概念的構成を示す断面図、第３図は本
発明によるメモリセルの実施例を示す平面図、第４図は
その切断面Ｙ−Ｙ′による断面図、第５図は従来のメモ
リセルを用いた１トランジスタ型ＭＯＳランダム・アク
セス・メモリの回路図、第６図は本発明によるメモリセ
ルを用いた場合の回路図、第７図は本発明によるメモリ
セルの他の実施例を示す平面図、第８図はその切断面Ｚ
−Ｚ′による断面図、第９図は該メモリセルを用いた１
トランジスタ型ＭＯＳランダム・アクセス・メモリの回
路図である。 ８：拡散層（ドレイン）、９，９′：蓄積容量形成用電
極、１０：絶縁膜、１１：拡散層、１２：半導体基板、
１３：絶縁膜（酸化膜）、１４：絶縁膜（ＰＳＧ膜）、
１６：ゲート電極、１７：ゲート酸化膜、１８：Ａｌ電
極、２０：絶縁膜（ＰＳＧ膜）、２１：電極、２３：小
孔。
Ｘ′切断面による概念的構成を示す断面図、第３図は本
発明によるメモリセルの実施例を示す平面図、第４図は
その切断面Ｙ−Ｙ′による断面図、第５図は従来のメモ
リセルを用いた１トランジスタ型ＭＯＳランダム・アク
セス・メモリの回路図、第６図は本発明によるメモリセ
ルを用いた場合の回路図、第７図は本発明によるメモリ
セルの他の実施例を示す平面図、第８図はその切断面Ｚ
−Ｚ′による断面図、第９図は該メモリセルを用いた１
トランジスタ型ＭＯＳランダム・アクセス・メモリの回
路図である。 ８：拡散層（ドレイン）、９，９′：蓄積容量形成用電
極、１０：絶縁膜、１１：拡散層、１２：半導体基板、
１３：絶縁膜（酸化膜）、１４：絶縁膜（ＰＳＧ膜）、
１６：ゲート電極、１７：ゲート酸化膜、１８：Ａｌ電
極、２０：絶縁膜（ＰＳＧ膜）、２１：電極、２３：小
孔。
Claims (1)
- 【特許請求の範囲】 １ 所定の半導体基板に設けた少なくともソース領域、
ドレイン領域、および上記半導体基板上の所定領域にゲ
ート絶縁膜を介して設けたゲートよりなる電界効果トラ
ンジスタと、上記ゲート上に順次箱１の絶縁膜を介して
設けた第１の導電層、第２の絶縁膜、および第２の導電
層により構成され、上記第１の導電層と第２の導電層の
いずれか一方は上記電界効果トランジスタのソース領域
またはドレイン領域に接続された少なくとも一層の蓄積
容量とを具備することを特徴とする半導体記憶装置。 ２、特許請求の範囲第１項記載の装置において、前記第
１の導電層は前記ゲート絶縁膜の開孔を通って前記ソー
ス領域またはドレイン領域に接触し、かつ前記第１の絶
縁膜を介して前記電界効果トランジスタのゲート上に少
なくともその一部が該ゲートに重なるように設置された
ことを特徴とする半導体記憶装置。 ３ 特許請求の範囲第２項記載の装置において、前記電
界効果トランジスタは、少なくとも前記所定の半導体基
板に形成された第１電導型の第１の領域と、上記第１の
領域を囲んで形成された第２導電型の第２の領域とを有
し、前記ゲートは上記第２の領域に対応して設けられる
と共に、前記ソース領域とドレイン領域は上記第１の領
域あるいは第２の領域の外部の領域により形成されたこ
とを特徴とする半導体記憶装置。 ４ 特許請求の範囲第１項記載の装置に卦いて、前記ゲ
ートは前記第１の導電層により構成されると共に、前記
第１の絶縁膜は前記第２の絶縁膜と合体されたことを特
徴とする半導体記憶装置。 ５ 特許請求の範囲第４項記載の装置において、前記電
界効果トランジスタは、少なくとも前記所定の半導体基
板に形成された第１導電型の第１の領域と、上記第１の
領域を囲んで形成された第２導電型の第２の領域とを有
し、上記ソース領域とドレイン領域は上記第１の領域あ
るいは上記第２の領域の外部の領域により形成されたこ
とを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51078967A JPS5810864B2 (ja) | 1976-07-05 | 1976-07-05 | 半導体記憶装置 |
| NLAANVRAGE7707297,A NL176415C (nl) | 1976-07-05 | 1977-06-30 | Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit. |
| GB27724/77A GB1572674A (en) | 1976-07-05 | 1977-07-01 | Semiconductor memory devices |
| DE19772730202 DE2730202A1 (de) | 1976-07-05 | 1977-07-04 | Halbleiterspeicher |
| US05/812,907 US4151607A (en) | 1976-07-05 | 1977-07-05 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51078967A JPS5810864B2 (ja) | 1976-07-05 | 1976-07-05 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167922A Division JPS6216563A (ja) | 1986-07-18 | 1986-07-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS535586A JPS535586A (en) | 1978-01-19 |
| JPS5810864B2 true JPS5810864B2 (ja) | 1983-02-28 |
Family
ID=13676664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51078967A Expired JPS5810864B2 (ja) | 1976-07-05 | 1976-07-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810864B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832789B2 (ja) * | 1980-07-18 | 1983-07-15 | 富士通株式会社 | 半導体メモリ |
| JPS57183808A (en) * | 1981-05-08 | 1982-11-12 | Tachikawa Spring Co | Attachment of hanging bag of seat cover and seat apparatus |
| US6201730B1 (en) * | 1999-06-01 | 2001-03-13 | Infineon Technologies North America Corp. | Sensing of memory cell via a plateline |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513144B2 (ja) * | 1972-11-20 | 1980-04-07 |
-
1976
- 1976-07-05 JP JP51078967A patent/JPS5810864B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS535586A (en) | 1978-01-19 |
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