JPS62209918A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS62209918A JPS62209918A JP61052210A JP5221086A JPS62209918A JP S62209918 A JPS62209918 A JP S62209918A JP 61052210 A JP61052210 A JP 61052210A JP 5221086 A JP5221086 A JP 5221086A JP S62209918 A JPS62209918 A JP S62209918A
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- JP
- Japan
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- input terminal
- signal
- output
- circuit
- input
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- Pending
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、逆相の２つのパルス信号が得られるようにし
たパルス発生回路に関する。
たパルス発生回路に関する。
本発明はパルス発生回路に関し、ｄｉａ理回路の使用さ
れる入力端子に応じた遅延時間の差乞利用し、これらを
それぞれ所定の段数ずつ用いることにより、互いに逆相
で時間差の小さいパルス信号が得られるようにしたもの
である。
れる入力端子に応じた遅延時間の差乞利用し、これらを
それぞれ所定の段数ずつ用いることにより、互いに逆相
で時間差の小さいパルス信号が得られるようにしたもの
である。
例えば逆相のパルス信号ゼ用いて信号の断続？行うスイ
ッチ回路がある。第６図において、Ｐ型ＭＯ８Ｑｉｌｌ
トＮ ｔＪｌ ｔｖｌＯ８ｌｌｌｉ４ノ７−ス・）’
ｖイｙが互イニ接続され、それぞれ入力端子りｙ及び出
力端子１６４１に接続されると共に、端子−からの所定
位相のパルス信号値がＭＯＳｉ２のゲートに供給され、
さらに端千両からの信号がインバータ（６６）で位相反
転されてＭＯ８ｌｌｉυのゲートに供給される。これに
よって端子−にオンのパルス信号か供給されると、ＭＯ
Ｓ（６１Ｊ＋６４が共にオンされ、入力端子−に供給さ
れた信号が出力端子（（２）に取出される。
ッチ回路がある。第６図において、Ｐ型ＭＯ８Ｑｉｌｌ
トＮ ｔＪｌ ｔｖｌＯ８ｌｌｌｉ４ノ７−ス・）’
ｖイｙが互イニ接続され、それぞれ入力端子りｙ及び出
力端子１６４１に接続されると共に、端子−からの所定
位相のパルス信号値がＭＯＳｉ２のゲートに供給され、
さらに端千両からの信号がインバータ（６６）で位相反
転されてＭＯ８ｌｌｉυのゲートに供給される。これに
よって端子−にオンのパルス信号か供給されると、ＭＯ
Ｓ（６１Ｊ＋６４が共にオンされ、入力端子−に供給さ
れた信号が出力端子（（２）に取出される。
ところがこの回路において、インバータ（ｂｔｉｌの入
出力間では信号の伝達に遅延時間τを生じ、このためＭ
Ｏ８Ｘｔｊ４のゲートに供給されるパルス信号ｐの位相
と、ＭＯ８Ｉ６Ｕのゲートに供給される位相反転された
バールス信号委の位相とには第７図に示すように時間差
τが発生する。従ってこのような時間差τの生じた制御
信号で断続を行うと、切換点の制御に鈍りを生じ、通過
信号を劣化させる要因となっていた。
出力間では信号の伝達に遅延時間τを生じ、このためＭ
Ｏ８Ｘｔｊ４のゲートに供給されるパルス信号ｐの位相
と、ＭＯ８Ｉ６Ｕのゲートに供給される位相反転された
バールス信号委の位相とには第７図に示すように時間差
τが発生する。従ってこのような時間差τの生じた制御
信号で断続を行うと、切換点の制御に鈍りを生じ、通過
信号を劣化させる要因となっていた。
上述したように、所定のパルス信号ダとその位相反転さ
れたパルス信号βを得る場合に、従来のインバータを使
用した回路では、インバータの遅延時間τのためにイｇ
号ｌ１ρの間に時間差を生じ、良好な制御等を行うこと
ができなくなってしまう問題点があった。
れたパルス信号βを得る場合に、従来のインバータを使
用した回路では、インバータの遅延時間τのためにイｇ
号ｌ１ρの間に時間差を生じ、良好な制御等を行うこと
ができなくなってしまう問題点があった。
本発明は、入出力間で信号が位相反転される論理回路（
ナンド回路）から成り、上記論理回路の一の入力端子Ａ
に信号が供給されたときの入出力間に発生する第１の遅
延時間１人と、上記論理回路の他の入力端子Ｂに信号が
供給されたときの入出力間に発生する第２の遅延時間τ
Ｂとをそれぞれ選定し、上記論理回路の一の入力端子を
用いて順次入出力端子？接続した第１０糸（ナンド回路
（２１１−１２３１）と、上記論理回路の他の入力端子
を用いて順次入出力端子を接続した第２の系（ナンド回
路６Ｄ−（ロ））とを設け、上記第１の系を構成する論
理回路の段数（３段）と上記第２の系を構成する論理回
路の段数（４段）との差を奇ａ（１段）とすると共に、
上記第１の系を構成する論理回路の段数及び上記第１の
遅延時間の積（３・τ人）と上記第２の系を構成する論
理回路の段数及び上記第２の遅延時間の積（４・τＢ）
とが等しくなるようにしたパルス発生回路である。
ナンド回路）から成り、上記論理回路の一の入力端子Ａ
に信号が供給されたときの入出力間に発生する第１の遅
延時間１人と、上記論理回路の他の入力端子Ｂに信号が
供給されたときの入出力間に発生する第２の遅延時間τ
Ｂとをそれぞれ選定し、上記論理回路の一の入力端子を
用いて順次入出力端子？接続した第１０糸（ナンド回路
（２１１−１２３１）と、上記論理回路の他の入力端子
を用いて順次入出力端子を接続した第２の系（ナンド回
路６Ｄ−（ロ））とを設け、上記第１の系を構成する論
理回路の段数（３段）と上記第２の系を構成する論理回
路の段数（４段）との差を奇ａ（１段）とすると共に、
上記第１の系を構成する論理回路の段数及び上記第１の
遅延時間の積（３・τ人）と上記第２の系を構成する論
理回路の段数及び上記第２の遅延時間の積（４・τＢ）
とが等しくなるようにしたパルス発生回路である。
これによれば、論理回路の入力の与え方によって生じる
遅延時間の差を利用することによって、互いに逆相のパ
ルス信号の時間差を極めて小さくすることができる。
遅延時間の差を利用することによって、互いに逆相のパ
ルス信号の時間差を極めて小さくすることができる。
ところで第５図は０ＭＯ８で構成されたナンド回路な示
す。図においてＰｔ１Ｍ０８（５υ５２１が並列に接続
され、その一端が電源端子ＶＣＣに接続されると共に、
その他端がＮ型ＭＯＳ （５：（ｌ １５４）の直列回
路を通じて接地される。そして一方の入力端子ＡがＭＯ
Ｓ（５２１及び一のゲートに接続され、他方の入力端子
ＢがＭＯ８ｒ５υ及びＩ５勾のゲートに接続されると共
に、ＭＯ８Ｉ０２１Ｏ，（ｌの接続中点から出力端子Ｃ
が導出される。
す。図においてＰｔ１Ｍ０８（５υ５２１が並列に接続
され、その一端が電源端子ＶＣＣに接続されると共に、
その他端がＮ型ＭＯＳ （５：（ｌ １５４）の直列回
路を通じて接地される。そして一方の入力端子ＡがＭＯ
Ｓ（５２１及び一のゲートに接続され、他方の入力端子
ＢがＭＯ８ｒ５υ及びＩ５勾のゲートに接続されると共
に、ＭＯ８Ｉ０２１Ｏ，（ｌの接続中点から出力端子Ｃ
が導出される。
このナンド回路において、入力端子Ａに電源を供給し、
入力端子Ｂを”Ｏ″→”１”にすると、ＭＯＳ椋のゲー
ト・ソース間電圧ＶＧＳは閾値電圧程度まで低くなって
いるので、ＭＯ８１５４）Ｈよって放電されるまでＭＯ
８５３１には比較的小さな電流しか流れず、出力端子Ｃ
ｆｔ″′θ″にするまで時間がかかる。また入力端子Ｂ
ｙ”１”→“０”にするときにもＭＯＳ（５＋のソース
まで、充電しなければならないのでこれも時間がかかる
。
入力端子Ｂを”Ｏ″→”１”にすると、ＭＯＳ椋のゲー
ト・ソース間電圧ＶＧＳは閾値電圧程度まで低くなって
いるので、ＭＯ８１５４）Ｈよって放電されるまでＭＯ
８５３１には比較的小さな電流しか流れず、出力端子Ｃ
ｆｔ″′θ″にするまで時間がかかる。また入力端子Ｂ
ｙ”１”→“０”にするときにもＭＯＳ（５＋のソース
まで、充電しなければならないのでこれも時間がかかる
。
これに対して入力端子Ｂに電源を接続した状態では、入
力端子Ａｔｔ″′Ｏ″→″１”にするとＭＯＳ（ト）の
ＶＧＳは光分に高くかかり、また入力端子Ａｙ１１−“
１”→＠Ｏ″にした場合も充電はＭＯ８■のドレインま
ででよいので、いずれの場合も時間は前者に比べて短か
くなる。
力端子Ａｔｔ″′Ｏ″→″１”にするとＭＯＳ（ト）の
ＶＧＳは光分に高くかかり、また入力端子Ａｙ１１−“
１”→＠Ｏ″にした場合も充電はＭＯ８■のドレインま
ででよいので、いずれの場合も時間は前者に比べて短か
くなる。
すなわちこのようなナンド回路では、入力端子大に電源
を接続したときの遅延時間τＡと、入力端子Ｂに電源を
接続したときの遅延時間τＢとに差な生じ、 τＡ〉τＢ となっている。
を接続したときの遅延時間τＡと、入力端子Ｂに電源を
接続したときの遅延時間τＢとに差な生じ、 τＡ〉τＢ となっている。
本願はこの点に着目したものである。
第１図において、入力端子ｆｉｌに供給されるパルス信
号グはナンド回路（２υの入力端子Ｂに供給されると共
に、ナンド回路６υの入力端子Ａに供給される。このナ
ンド回路ＱＩ）の出力がナンド回路Ｑ２１の入力端子Ｂ
に供給され、ナンド回路＠の出力がナンド回路のの入力
端子Ｂに供給される。またナンド回路Ｏ１ｌの出力がナ
ンド回１ｌｉＩ８国の入力端子Ａに供給され、ナンド回
路１３２１の出力かナンド回路一の入力端子Ａに供給さ
れ、ナンド回路製の出力がナンド回路（ロ）の入力端子
Ａに供給される。さらにナンド回路（２ｉｌＱ２１（２
３の入力端子Ａ及びナンド回路Ｃυ６り關図の入力端子
Ｂに電源端子（４）からの電源電圧ＶＣＣが供給される
。そしてナンド回路□□□の出力が出力端子（５；に取
出され、ナンド回路図の出力が出力端子（６）に取出さ
れる。
号グはナンド回路（２υの入力端子Ｂに供給されると共
に、ナンド回路６υの入力端子Ａに供給される。このナ
ンド回路ＱＩ）の出力がナンド回路Ｑ２１の入力端子Ｂ
に供給され、ナンド回路＠の出力がナンド回路のの入力
端子Ｂに供給される。またナンド回路Ｏ１ｌの出力がナ
ンド回１ｌｉＩ８国の入力端子Ａに供給され、ナンド回
路１３２１の出力かナンド回路一の入力端子Ａに供給さ
れ、ナンド回路製の出力がナンド回路（ロ）の入力端子
Ａに供給される。さらにナンド回路（２ｉｌＱ２１（２
３の入力端子Ａ及びナンド回路Ｃυ６り關図の入力端子
Ｂに電源端子（４）からの電源電圧ＶＣＣが供給される
。そしてナンド回路□□□の出力が出力端子（５；に取
出され、ナンド回路図の出力が出力端子（６）に取出さ
れる。
従ってこの回路において、入力端子（１）に供給された
パルス信号ρはすｙド回路が奇数〔（２υ〜の〕設けら
れた系を通過されることによって位相が反転されて出力
端子［５１に取出されると共に、ナンド回路が偶数〔６
υ〜（２）〕設けられた系を通過されることによって同
相で出力端子（６）に取出される。
パルス信号ρはすｙド回路が奇数〔（２υ〜の〕設けら
れた系を通過されることによって位相が反転されて出力
端子［５１に取出されると共に、ナンド回路が偶数〔６
υ〜（２）〕設けられた系を通過されることによって同
相で出力端子（６）に取出される。
そしてこの場合に、ナンド回路圓〜（２３１はそれぞれ
入力端子ＡＫ電源が接続されているので、各段の遅延時
間はｆＡであり、全体の遅延時間は３・ｆＡとなる。こ
れに対してナンド回路Ｂ１１−（ロ）はそれぞれ入力端
子Ｂに電源が接続されているので、各段の遅延時間はτ
Ｂであり、全体の遅延時間は４・τＢとなる。
入力端子ＡＫ電源が接続されているので、各段の遅延時
間はｆＡであり、全体の遅延時間は３・ｆＡとなる。こ
れに対してナンド回路Ｂ１１−（ロ）はそれぞれ入力端
子Ｂに電源が接続されているので、各段の遅延時間はτ
Ｂであり、全体の遅延時間は４・τＢとなる。
従って上述の回路において、出力端子（５）に得られる
信号は β ｅ−８ｔＡ・３ であり、出力端子（６）に得られる信号はグ ｅ ”’
ｂτＢ・４ であって、ここで ３゛τＡ＝４°ｒＢ 、”、 ｆＡ：丁ｒＢ となるよ５に遅延時間τＡ、τＢｖ選定できれば、第２
図に示すように出力端子（５１（６）に取出される互い
に逆相のパルス信号の遅延時間を等しくして時間差な小
さくすることができる。
信号は β ｅ−８ｔＡ・３ であり、出力端子（６）に得られる信号はグ ｅ ”’
ｂτＢ・４ であって、ここで ３゛τＡ＝４°ｒＢ 、”、 ｆＡ：丁ｒＢ となるよ５に遅延時間τＡ、τＢｖ選定できれば、第２
図に示すように出力端子（５１（６）に取出される互い
に逆相のパルス信号の遅延時間を等しくして時間差な小
さくすることができる。
こ５して上述の回路によれば、時間差の小さい互いに逆
相のパルス信号を得ることができる。
相のパルス信号を得ることができる。
なお上述のナンド回路の遅延時間τＡ及びτＢは回路を
構成するＭＯＳのチャンネル幅Ｗ及びチャンネル長Ｌ７
任意に定めることによってｖＩ４整でき、例えば Ｗ二５μＩｎ Ｌ＝１μｍ とした場合に ｆＡ ： ０．２４ｎ ！１ｌｅｃ τＢ ”：’ ０．１８ｎ Ｓｅｃ 〜４ ・°・ τＡ３τＢ とすることができる。
構成するＭＯＳのチャンネル幅Ｗ及びチャンネル長Ｌ７
任意に定めることによってｖＩ４整でき、例えば Ｗ二５μＩｎ Ｌ＝１μｍ とした場合に ｆＡ ： ０．２４ｎ ！１ｌｅｃ τＢ ”：’ ０．１８ｎ Ｓｅｃ 〜４ ・°・ τＡ３τＢ とすることができる。
さらに第３図は他の例であって、図において入力端子１
１１かもｎ段のナンド回路Ｑυ〜（２ｎ）を通過された
信号と、ｍ段のナンド回路６υ〜（３ｍ） ｆｆｔ通過
された信号とがナンド回路（７）で合成されて出力端子
（８）に取出される。一方ナンド回路＋２１１〜（２ｎ
）の入力端子Ａに電源端子（４）から抵抗器（９ａ）を
通じて電源電圧が供給されると共に、ナンド回路いυ〜
（３ｍ）の入力端子ＢＫ電源端子＋４＞かう抵抗器（９
ｂ）を通じて電源電圧が供給される。モしてす／ド回路
圓〜（２ｎ）と抵抗器（９ａ）の接続中点と、ナンド回
路６υ〜（３ｍ）と抵抗器（９ｂ）の接続中点とがそれ
ぞれスイッチ（１Ｇの固定接点ａ、ｂに接続され、スイ
ッチＣ１Ｇの可動接点が接地される。
１１かもｎ段のナンド回路Ｑυ〜（２ｎ）を通過された
信号と、ｍ段のナンド回路６υ〜（３ｍ） ｆｆｔ通過
された信号とがナンド回路（７）で合成されて出力端子
（８）に取出される。一方ナンド回路＋２１１〜（２ｎ
）の入力端子Ａに電源端子（４）から抵抗器（９ａ）を
通じて電源電圧が供給されると共に、ナンド回路いυ〜
（３ｍ）の入力端子ＢＫ電源端子＋４＞かう抵抗器（９
ｂ）を通じて電源電圧が供給される。モしてす／ド回路
圓〜（２ｎ）と抵抗器（９ａ）の接続中点と、ナンド回
路６υ〜（３ｍ）と抵抗器（９ｂ）の接続中点とがそれ
ぞれスイッチ（１Ｇの固定接点ａ、ｂに接続され、スイ
ッチＣ１Ｇの可動接点が接地される。
従ってこの回路において、
ｍ−ｎ：奇数
ｎ・τＡ＝ｍ・τＢ
とすることにより、スイッチ（１（ｌａ？接点ａに倒す
こ−−８ｒＢ・ｍ とによって出力端子（８）に例えば戸・ｅ が出力
され、スイッチ（１（ｌ接点すに倒すことによって一８
τＡ−ｎ 出力電子（８）にダ・ｅ が出力される。
こ−−８ｒＢ・ｍ とによって出力端子（８）に例えば戸・ｅ が出力
され、スイッチ（１（ｌ接点すに倒すことによって一８
τＡ−ｎ 出力電子（８）にダ・ｅ が出力される。
すなわち第４図に示すように入力信号戸ＩＮに対してス
イッチＱｌ）’ｇａ、ｂに切換えることによって出力信
号ｕＯＵＴが得られる。なお図中３信号のタイミングは
正確には一致しないが、出力信号５ｉ！１ＯＵＴは正確
に逆相の信号によって切換えられる。
イッチＱｌ）’ｇａ、ｂに切換えることによって出力信
号ｕＯＵＴが得られる。なお図中３信号のタイミングは
正確には一致しないが、出力信号５ｉ！１ＯＵＴは正確
に逆相の信号によって切換えられる。
なお上述の回路でナンド回路は２人力以上の多入力の回
路でもよく、またノア回路でもよい。またナンド回路は
上述のＣＭＯ８の回路に１浪らず、Ｐ型ＭＯ８あるいは
Ｎ型ＭＯ８のみでもよい。さらにＭＯＳはＳＯＩ 、
ＧａＡｓの回路にも適用できる。
路でもよく、またノア回路でもよい。またナンド回路は
上述のＣＭＯ８の回路に１浪らず、Ｐ型ＭＯ８あるいは
Ｎ型ＭＯ８のみでもよい。さらにＭＯＳはＳＯＩ 、
ＧａＡｓの回路にも適用できる。
この発明によれば、論理回路の入力の与え方によって生
じる遅延時間の差を利用することによって、互いに逆相
のパルス信号の時間差馨極めて小さくすることができる
ようになった。
じる遅延時間の差を利用することによって、互いに逆相
のパルス信号の時間差馨極めて小さくすることができる
ようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図、第４図は他の例の説明のための図、第
５図はナンド回路の構成図、第６図、第７図は従来の技
術の説明のための図である。 （１１は入力端子、（４）は電源端子、＋５） ＋６１
は出力端子、ＣＬＩ−Ｃ２３１，１３１−（２）はナン
ド回路である。
めの図、第３図、第４図は他の例の説明のための図、第
５図はナンド回路の構成図、第６図、第７図は従来の技
術の説明のための図である。 （１１は入力端子、（４）は電源端子、＋５） ＋６１
は出力端子、ＣＬＩ−Ｃ２３１，１３１−（２）はナン
ド回路である。
Claims (1)
- 【特許請求の範囲】 入出力間で信号が位相反転される論理回路から成り、 上記論理回路の一の入力端子に信号が供給されたときの
入出力間に発生する第１の遅延時間と、上記論理回路の
他の入力端子に信号が供給されたときの入出力間に発生
する第２の遅延時間とをそれぞれ選定し、 上記論理回路の一の入力端子を用いて順次入出力端子を
接続した第１の系と、 上記論理回路の他の入力端子を用いて順次入出力端子を
接続した第２の系とを設け、 上記第１の系を構成する論理回路の段数と上記第２の系
を構成する論理回路の段数との差を奇数とすると共に、 上記第１の系を構成する論理回路の段数及び上記第１の
遅延時間の積と上記第２の系を構成する論理回路の段数
及び上記第２の遅延時間の積とが等しくなるようにした
パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052210A JPS62209918A (ja) | 1986-03-10 | 1986-03-10 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052210A JPS62209918A (ja) | 1986-03-10 | 1986-03-10 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209918A true JPS62209918A (ja) | 1987-09-16 |
Family
ID=12908396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052210A Pending JPS62209918A (ja) | 1986-03-10 | 1986-03-10 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209918A (ja) |
-
1986
- 1986-03-10 JP JP61052210A patent/JPS62209918A/ja active Pending
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