JPS62219149A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は異種装置間相互を接続するバス制御方式、さら
に詳しく云えば１つの主プロセサ、複数の従プロセサお
よび入出力装置がそれぞれｌ：１に接続された複数のバ
ス制御ｌｌＪｊＡｉｔｋバスに接続し、バス上のアドレ
ス・データを前記全パス制（Ｉ１１装置によって同時に
エラーチェックし、バス制（ｉｌＩＶｃＩｔの１つから
でもエラーが検出された場合、共通エラー信号を真とす
ることによってエラー処理を行なうバス制御方式に関す
る。

（従来の技術） 従来、この梅のバス制御方式にアドレス、・データ受信
時にバ、スに接続された全てのバス制御装置がエラー検
出上行なっており、エラーを検出した場合、ワイヤード
オア接続され友共通エラー信号を真とし、全装置に対し
例外サイクルとなることを知らせるとともに主プロセサ
に対してバス上にパスエラーが発生したこと全報告して
いた。

（発明が解決しようとする問題点） したがって、エラーが発生した場合、バスエラーがパリ
ティ発生回路の故障、バスの故障等送信側の故障による
ものか、各ｆｅｔのパリティ検出回路等受信側の故障に
よるものか判断できないという欠点があった。

本発明の目的はエラーが発生した場合、エラー発生のバ
ス制御ｆ装置を直ちに特定できるバス制御方式を提供す
ることにある。

（問題点を解決するための手段） 前記目的を達成するために本発明によるバス制御方式は
１つの主プロセサ、複数の従プロセサおよび入出力装置
がそれぞれｌ：１に接続された複数のバス制御装置をバ
スに接続し、バス上のアドレス・データを前記全バス制
御装置によって同時にエラーチェックし、バス制御装置
の１つからでもエラーが検出された場合、共通エラー信
号を真とすることによってエラー処理を行なうバス制御
方式において、各バス制御装置対応に、エラーが検出さ
れたとき、自装置に割当てられている時刻にエラー報告
信号上発生するエラー検出報告信号発生回路をそれぞれ
設け、各エラー検出報告信号発生回路出力全ワイヤード
オア接続し、ワイヤードオア信号線よりエラー検出報告
信号を受けたとき、時分割により割当てられ九時刻に基
づき、パスエラーを検出したバス制御装置を判別するエ
ラー検出装置判別回路と、前記エラー検出ｖｃｔ判別回
路が判別したエラー検出装ｆｌｌ！’！ｌ−主プロセサ
に報告するバスエラー検出ｆｃｒｉｔ報告手段とｔ設け
て構成しである。

（実　施例） 以下、図面全参照して本発明ｔさらに詳しく説明する。

第１図は本発明によるバス制御方式の実施例を示すブロ
ック図である。

本実施例は従プロセサ９Ａがバス制御装置ＢＡ？、入出
力装置１１９Ｂがバス制御装置８Ｂｔ−１主プロセサ９
Ｃがバス制御装置８Ｃをそれぞれ介してアドレス・デー
タバスに接続されている例である。

従プロセサおよび入出力装置は本図に示す以外にもバス
に多数接続されている。

各バス制御装置８Ａ、８Ｂ、８０にはバスエラー検出回
路１、エラー検出報告信号発生回路４および例外サイク
ル発生回路３が共通に設けられている。また、主プロセ
サ９０に接続されているバス制御装ｇＬＢｃにはエラー
検出装置判別回路７が設置されている。

バスエラー検出回路１はデータ転送と同時に、バス上の
データのすべてのエラーチェック上行なうもので、その
結果はワイヤードオア接続された共通エラー信号線２と
エラー検出報告信号発生４に送出される。エラー検出報
告信号発生回路４はエラーが検出された場合、予じめ規
定された時刻規定に基づき、エラー検出報告信号上発生
し、そのエラー検出報告信号はワイヤードオア接続され
たエラー検出報告信号線６に送出される。

例外サイクル発生回路３Ｈ共通エラー信号を監視し、エ
ラーが発生した場合、例外サイクルを発生させる回路で
ある。

エラー検出装置判別回路７は共通エラー信号とエラー検
出報告信号から各バス制御装置の時刻規定によりエラー
検出を行なった装置とエラー検出上行なわなかった装ｆ
ａｉ’ｔ−判別する回路である。

次に第２図、第３図、第４図のタイミングチャートを用
いて、動作を説明する。

第２白のバスクロックで動作するＩＪＣＩＪ式／＜スニ
おいて、バスに対して転送要求権を持ったバス制御装置
がアドレス転送を行なつ九とき（第２Ｉｇ（ａ）（ｂ）
　）、全てのバス制御Ｉｌ裂１１ｔ（１１〜（ｎ）は同
一タイミングによりエラーチェック上行なう（第２図（
ｂｌ’　　）。

本例の場合、例えばアドレス転送の送信側に故障があり
、すべてのバス制御装置がエラーを検出することｔ想定
している。

したがって、アドレス転送に関し、すべてのバス制御装
置は共通エラー信号を真にする（第２図（Ｃ））。そし
てバス制御装＆（１）は共通エラー信号発生から１クロ
ツク目という規定された時刻（Ｔ１）にエラー検出報告
信号に’Ｔｈ生しく第２図（ｄ）　）　、バス制御ｆｃ
Ｉ！　（２１は共通エラー信号発生から２クロツク目と
いう規定され九時刻（Ｔ２）にエラー検出報告信号上発
生する（第２図（ｅ））。

以下、同様にバス制御装置（ｎ）までｎクロック目にエ
ラー検出報告信号上発生する（＠２図（ｇ））。

このときのエラー検出報告信号線の信号は第２因（ｈ）
である。

一方、共通エラー信号を監視している各バス制＃装置の
例外サイクル発生回路３は共通エラー信号の真を検出す
ると、バス転送を中断しシーケンスを初期化する。

エラー検出装置判別回路７は共通エラー信号が真になっ
てからエラー検出報告信号が入力するまでの時間（Ｔｌ
−Ｔｎ）ｔ１″判定しており、その規定時間によりエラ
ー検出がどのバス制？［ｌ装置によって行なわれ念か判
定している。本例の場合はすべてのバス制御装置がエラ
ー全検出したと判定し、その結果はバスエラー検出装置
報告手段１０により主プロセサ９０に報告される。

主プロセサ９Ｃはエラー報告の内容から全パス制＃装置
（１１〜（ｎ）からのエラー報告であるので、各パス制
御装瀘のバスエラー検出回路等の故障ではなく、アドレ
ス転送の送信ｆＩｌｌｔたはバスに故障があると判断で
きる。

第３図はアドレス転送の送信側が故障ですべてのバス制
御装置からエラー報告がなされなければならないのにも
かかわらず、あるバス制御装置のバスエラー検出回路に
故障が発生し、そのバス制御装置よりエラー検出が報告
されないときのタイムチャートである。故障が発生した
バスエラー検出回路を持つバス制御装置ｔ（３１である
とする。共通エラー信号が真となってからそれぞれ規定
の時刻にエラー検出報告信号が真にならなければならな
い。しかし、共通エラー信号発生から１３時間後のエラ
ー検出報告信号は真となっていない。

したがって主プロセサはバス制御装ｆｔ（３１のバスエ
ラー検出回路に故障が発生したことを知ることができる
。

第４図はあるバス制御装置のバスエラー検出回路に故障
が発生し、不正なエラー報告が行なわれる場合のタイミ
ングチャートである。

上記故障上発生したバスエラー検１ｊｌｌＳ＠路を持つ
バス制御装ａ″４ｅ（２）とする。

すべて正常であるならば共通エラー信号はもちろんエラ
ー検出報告信号も真になることはない。

共ｄエラー信号が真になつ九ことで故障が発生している
ことを判別でき、共通エラー信号発生から１２時間後に
エラー検出報告信号が真になっているので、主プロセサ
９Ｃはバス制御装置（２）のバスエラー検出回路の故障
を知ることができる。

（発明の効果） 本発明は以上、詳しく説明したように従プロセサ、入出
力装置、主プロセサ対応に設けられ、バスに接続されて
いる各バス制御ｇｅｔに、ハスエラーが検出された場合
、そのバス制御装置に与えられている時刻規定に基づき
、バスエラー検出報告信号上発生し、ワイヤードオア接
続されているエラー検出報告信号線に送出するエラー検
出報告信号発生口１６ｔ−設け、これケ受信しエラー検
出装置１に時刻規定により判別するエラー検出装置判別
回路およびその判別結果を主プロセサに報告するバスエ
ラー検出−Ｊｆｃｒｔ報告手段ｔ１主プロセサ対応のバ
ス制御装置に設けることにより、バスエラー発生時にエ
ラー発生箇所の切り分けができ、エラー発生のバス制御
装置の特定が即時にできるという効果がある。

【図面の簡単な説明】

第１図は本発明によるバス制御方式の実施例會示す回路
ブロック図、第２図はアドレス転送の送信側等が故障の
場合のタイミングチャート、第３図はアドレス転送の送
信側等が故障で丁べての装置からのエラー検出報告信号
が真にならなければならないにもかかわらず、あるバス
、制御装置のバスエラー検出回路に故障が発生し、エラ
ー検出が報告されないときのタイミングチャート、第４
図はあるバス制御装置のバスエラー検出回路に故障が発
生し不正なエラー報告が行なわれているときのタイミン
グチャートである。 １・・・バスエラー検出回路 ２・・・共通エラー信号 ３・・・例外サイクル発生回路 ４・・・エラー検出報告信号発生回路 ５・・・アドレス・データノ（ス ６・・・エラー検出報告信号 ７・・・エラー検出装置判別回路 ８人・・・従１０セサのバス制御装置 ８Ｂ・・・入出力装置のバス制御装置 ８Ｃ・・・主プロセサのバス制御ｆｅｇＬ９Ａ・・・従
プロセサ　　９Ｂ・・・入出力装置９Ｃ・・・王プロセ
サ

Claims (1)

【特許請求の範囲】
1. １つの主プロセサ、複数の従プロセサおよび入出力装置
   がそれぞれ１：１に接続された複数のバス制御装置をバ
   スに接続し、バス上のアドレス・データを前記全バス制
   御装置によつて同時にエラーチェックし、バス制御装置
   の１つからでもエラーが検出された場合、共通エラー信
   号を真とすることによつてエラー処理を行なうバス制御
   方式において、各バス制御装置対応に、エラーが検出さ
   れたとき、自装置に割当てられている時刻にエラー報告
   信号を発生するエラー検出報告信号発生回路をそれぞれ
   設け、各エラー検出報告信号発生回路出力をワイヤード
   オア接続し、ワイヤードオア信号線よりエラー検出報告
   信号を受けたとき、時分割により割当てられた時刻に基
   づき、バスエラーを検出したバス制御装置を判別するエ
   ラー検出装置判別回路と、前記エラー検出装置判別回路
   が判別したエラー検出装置を主プロセサに報告するバス
   エラー検出装置報告手段とを設けたことを特徴とするバ
   ス制御方式。