JPS6222155A - 情報処理装置のデバツグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置におけるデバッグ方式に関し、
特にプログラムアドレスの一致によるデバッグ方式に関
する。

〔従来の技術〕

従来、この種の情報処理装置のデバッグ方式では、プロ
グラムの実行アドレスが予め設定された値と一致した場
合に情報処理装置のクロックを停止させるようになって
いた。

〔発明が解決しようとする問題点〕

上述した、従来のデバッグ方式では、複数回該当するプ
ログラムが実行される場合には一番最初のケースでのみ
クロックを停止できるだけで二回目以陣のケースでは、
クロックを停止できないという欠点があった。

〔問題点を解決するための手段〕

本発明は、プログラムの実行アドレスが予め設定された
値と一致する回数を予め設定しておくことにより、プロ
グラムの実行アドレスが設定値とｎ回目に一致したとき
でもクロックを停止できるようにしたものである。

すなわち、本発明の情報処理装置のデバッグ方式は、情
報処理装置に情報処理装置のクロック停止を指示するた
めのプログラムアドレスを保持するクロック停止アドレ
スレジスタと、クロック停止アドレスレジスタにプログ
ラムのアドレスを設定するクロック停止アドレス設定手
段と、クロック停止アドレスレジスタに保持されている
プログラムのアドレスと実行中のプログラムのアドレス
の一致を検出すると一致信号を出力する一致回路と、一
致回数を保持する一致回数設定手段と、一致回数設定手
段に一致回数を設定する一致回数設定手段と、一致回路
の一致信号の出力回数が、前記一致回数設定手段に保持
されている一致回数と一致するとクロック停止手段に該
情報処理装置のクロック停止を指示する手段を有してい
る。

〔実施例〕

次に、本発明の実施例について、図面を参照して説明す
る。

第１図は、本発明の情報処理装置のデバッグ方式の一実
施例のブロック図である。

通常のプログラムの実行は、主記憶装置ｌから命令カウ
ントレジスタ９で示されるアドレスの命令をフェッチし
、命令レジスタ５に格納後、制御回路３が起動されて、
命令の解釈、実行制御を行なう、オペランドのフェッチ
あるいは結果のストア用にアドレスアダー６で演算され
た結果をアドレスレジスタ７に一時保持して、主記憶装
置ｌに要求を出す、フェッチデータは信号線１０１を通
じて伝達され、ストアデータはデータレジスタ８を経由
して主記憶装置１に送られる。演算回路２は、制御回路
３により制御されて、各種命令に従った演算を実施する
。

クロック停止アドレスレジスタ１０には、ソフトウェア
命令により、主記憶装置ｌからフェッチしてきた情報処
理装置のクロック停止を指示するプログラムアドレスが
設定される。カウンタ１２には、ソフトウェア命令によ
り主記憶装置１からフェッチしてきた一致回数−１の値
が設定される。

一致回路１１は、命令カウントレジスタ９．の出力と　
。

クロック停止アドレスレジスタｌＯの出力の一致を検出
すると一致信号を出力し、信号線１１０を通じてカウン
タ１２のカウントダウンを指示する。カウンタ１２の値
がＯとなった後、もう一度一致信号が出力されるとカウ
ンタ１２からボローの信号が出力され、クロック制御回
路１３に信号線１１１を通してクロック停止の指示が伝
えられ、情報処理装置のクロックを停止させる。クロッ
ク停止後の情報採取は、シフトパスによる公知の方法が
存在するのでここでは記述しない。

なお、第１図の一点鎖線内の回路４は命令データフェッ
チ／ストア回路である。

〔発明の効果〕

以上説明したように本発明は、プログラムのアドレス一
致信号がｎ回発生した場合に情報処理装置のクロックを
停止させることにより、ｎ回目のプログラムアドレス一
致時の情報処理装置のハードウェア情報が採取できるた
め、デバッグ効率を向上させることができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置のデバッグ方式の一実施
例のブロック図である。 ｌ・・・主記憶装置、　　　２・・・演算回路、３・・
・制御回路。 ４・・・命令データフェッチ／ストア回路。 ５・・・命令レジスタ、　　　６・・・アドレスアダー
、７・・・アドレスレジスタ、 ８・・・データレジスタ。 ９・・・命令カウントレジスタ、 ｌＯ・・・クロック停止アドレスレジスタ、１１・・・
一致回路、　　　　　１２・・・カウンタ、１３・・・
クロック制御回路。

Claims (1)

1. 【特許請求の範囲】 クロックを停止するクロック停止手段を有する情報処理
   装置において、 該情報処理装置のクロックを停止させるためのプログラ
   ムのアドレスを保持するクロック停止アドレスレジスタ
   と、 前記クロック停止アドレスレジスタにプログラムのアド
   レスを設定するクロック停止アドレス設定手段と、 前記クロック停止アドレスレジスタに保持されているプ
   ログラムのアドレスと実行中のプログラムのアドレスの
   一致を検出すると、一致信号を出力する一致回路と、 一致回数を保持する一致回数保持手段と、 前記一致回数保持手段に一致回数を設定する一致回数設
   定手段と、 前記一致回路の一致信号の出力回数が前記一致回数保持
   手段に保持されている一致回数と一致すると前記クロッ
   ク停止手段に該情報処理装置のクロック停止を指示する
   手段を有することを特徴とする情報処理装置のデバッグ
   方式。