JPH01137340A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01137340A JPH01137340A JP62298102A JP29810287A JPH01137340A JP H01137340 A JPH01137340 A JP H01137340A JP 62298102 A JP62298102 A JP 62298102A JP 29810287 A JP29810287 A JP 29810287A JP H01137340 A JPH01137340 A JP H01137340A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- timer
- state transition
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータに関するものである。
第２図は従来のマイクロコンピュータの一例を示すブロ
ック図であり、図において１はクロックなどをカウント
するタイマ、２は命令データを格納しているＲＯＭ、３
はデータの１込み・読出しが可能なダイナミックＲＡＭ
（以下、ＤＲＡＭと言う。）、４はＲＯＭ２やＤＲＡ
Ｍ３の番地を指定するプログラムカウンタ（以下ＰＣと
略称する）、５は演ｃ７を行う演偉論理ユニット（以Ｔ
”ＡＬＵと略称する）、６はＡＬＵ５による演紳結果を
一時的に格納したり演算の修飾を行ったりするためのレ
ジスタ、７は外部との間でデータの入出力を行うボート
、８はＰＯ２からＲＯＭ２．ＤＲＡＭ３にアドレス信号
を入力するためのアドレス線で、上記の１〜７の各回路
の間はパスライン９によって結ばれている。
ック図であり、図において１はクロックなどをカウント
するタイマ、２は命令データを格納しているＲＯＭ、３
はデータの１込み・読出しが可能なダイナミックＲＡＭ
（以下、ＤＲＡＭと言う。）、４はＲＯＭ２やＤＲＡ
Ｍ３の番地を指定するプログラムカウンタ（以下ＰＣと
略称する）、５は演ｃ７を行う演偉論理ユニット（以Ｔ
”ＡＬＵと略称する）、６はＡＬＵ５による演紳結果を
一時的に格納したり演算の修飾を行ったりするためのレ
ジスタ、７は外部との間でデータの入出力を行うボート
、８はＰＯ２からＲＯＭ２．ＤＲＡＭ３にアドレス信号
を入力するためのアドレス線で、上記の１〜７の各回路
の間はパスライン９によって結ばれている。
従来のマイクロコンピュータは上記のように構成され、
ＲＯＭ２に格納されている命令データの中からＰＯ２に
よって指定される番地の命令が実行される。ＰＯ２の内
容はクロックに同期して順次更新されるため、これに応
じて次々と別の命令が実行されることになる。このよう
な命令の実行はＡＬＬＩ５を通して行われる。また非演
算データはタイマ１．ＲＯＭ２．ＤＲＡＭ３．ＰＯ２，
レジスタ６あるいはボート７からデータバス９を通して
ＡＬＬＪ５に入力される一方、ＡＬＵ５によるａｒｔ結
果はデータバス９を通してタイマ１．０ＲＡＭ３．ＰＯ
２，レジスタ６に入力され、あるいはポート７より外部
に出力される。上記動作とは別にタイマ１ではクロック
などのカウントが行われる。このような動作により、タ
イマ１．ＰＯ２゜ＡＬＵ５の各回路では、クロックに同
期してその内容が変化する状態遷移が続けられることに
なる。
ＲＯＭ２に格納されている命令データの中からＰＯ２に
よって指定される番地の命令が実行される。ＰＯ２の内
容はクロックに同期して順次更新されるため、これに応
じて次々と別の命令が実行されることになる。このよう
な命令の実行はＡＬＬＩ５を通して行われる。また非演
算データはタイマ１．ＲＯＭ２．ＤＲＡＭ３．ＰＯ２，
レジスタ６あるいはボート７からデータバス９を通して
ＡＬＬＪ５に入力される一方、ＡＬＵ５によるａｒｔ結
果はデータバス９を通してタイマ１．０ＲＡＭ３．ＰＯ
２，レジスタ６に入力され、あるいはポート７より外部
に出力される。上記動作とは別にタイマ１ではクロック
などのカウントが行われる。このような動作により、タ
イマ１．ＰＯ２゜ＡＬＵ５の各回路では、クロックに同
期してその内容が変化する状態遷移が続けられることに
なる。
従来のマイクロコンピュータは以上のように構成されて
いるため、たとえば上記のようにＤｆｌＡＭ３を含むこ
とによってクロックを途中で止めることのできないダイ
ナミック回路の？イクロ」ンビュータの場合には、プロ
グラムのデバッキングや不良解析などの目的のために、
命令を１ステツプずつゆっくりと実行させて状態の変化
を見るといった処理が行えないという問題点があった。
いるため、たとえば上記のようにＤｆｌＡＭ３を含むこ
とによってクロックを途中で止めることのできないダイ
ナミック回路の？イクロ」ンビュータの場合には、プロ
グラムのデバッキングや不良解析などの目的のために、
命令を１ステツプずつゆっくりと実行させて状態の変化
を見るといった処理が行えないという問題点があった。
この発明は、このような問題点を解消するためになされ
たもので、ダイナミック回路により構成されている場合
でも、クロックに関係なく任意のタイミングで状態遷移
を停止させることのできるマイクロコンピュータを得る
ことを目的とする。
たもので、ダイナミック回路により構成されている場合
でも、クロックに関係なく任意のタイミングで状態遷移
を停止させることのできるマイクロコンピュータを得る
ことを目的とする。
この発明に係るマイクロコンピュータは、クロックに同
期して状ｆｒ！、遷移を続ける状態遷移回路に対し、そ
の状ｔｒ！、遷移の停止を外部より与えられる制御信号
に基づき行わせるホールド回路を設けたものである。
期して状ｆｒ！、遷移を続ける状態遷移回路に対し、そ
の状ｔｒ！、遷移の停止を外部より与えられる制御信号
に基づき行わせるホールド回路を設けたものである。
（作用）
この発明においては、マイクロコンピュータの状態遷移
の進行・停止が外部からホールド回路に与えられる制御
信号をコントロールすることで自在に操作される。この
とき、クロックの発生そのものを停止させるわＧノでは
ないため、ダイナミック回路を含んでいる場合でも、デ
ータが消えてしまうことはない。
の進行・停止が外部からホールド回路に与えられる制御
信号をコントロールすることで自在に操作される。この
とき、クロックの発生そのものを停止させるわＧノでは
ないため、ダイナミック回路を含んでいる場合でも、デ
ータが消えてしまうことはない。
第１図はこの発明によるマイクロコンピュータの一実施
例を示すブロック図であり、１〜９は上記従来装置と全
く同一のものである。クロックに同期して内容が順次変
化するタイマ１、ＰＯ２゜ＡＬＵ５などの状態遷移回路
には、それらの状態遷移を停止させるホールド回路１０
．１１．１２がそれぞれ付加されている。そして、外部
から制ＯＤ信号を受ける入力回路１３と上記各ホールド
回路１０．１１．１２とが制御信号線１４で結ばれ、外
部からの制御信号を入力回路１３で各ホールド回路１０
．１１．１２を制御しつる信号に変換してから、この信
号を各ホールド回路１０．１１゜１２に入力するように
構成されている。
例を示すブロック図であり、１〜９は上記従来装置と全
く同一のものである。クロックに同期して内容が順次変
化するタイマ１、ＰＯ２゜ＡＬＵ５などの状態遷移回路
には、それらの状態遷移を停止させるホールド回路１０
．１１．１２がそれぞれ付加されている。そして、外部
から制ＯＤ信号を受ける入力回路１３と上記各ホールド
回路１０．１１．１２とが制御信号線１４で結ばれ、外
部からの制御信号を入力回路１３で各ホールド回路１０
．１１．１２を制御しつる信号に変換してから、この信
号を各ホールド回路１０．１１゜１２に入力するように
構成されている。
上記のように構成されたマイクロコンピュータにおいて
、外部から制御信号が入力されないときの動作は従来の
マイクロコンピュータの場合と同じである。したがって
例えば状態遷移回路の１つであるタイマ１はクロックを
カウントし続【プ、クロックに同期して状態遷移を続け
ている。同様にＰＯ２，ＡＬＬＩ５などの他の状態遷移
回路もクロックに同期して状態遷移を続けている。
、外部から制御信号が入力されないときの動作は従来の
マイクロコンピュータの場合と同じである。したがって
例えば状態遷移回路の１つであるタイマ１はクロックを
カウントし続【プ、クロックに同期して状態遷移を続け
ている。同様にＰＯ２，ＡＬＬＩ５などの他の状態遷移
回路もクロックに同期して状態遷移を続けている。
以上の動作状態のもとで、外部から入力回路１３に制御
信号が入力されると、入力回路１３ではこの制御信号に
所定の変換処理を施し、これを各ホールド回路１０．１
１．１２に送信する。この制御信号を受けたホールド回
路１０では、クロックを“Ｈ″ （または゛”Ｌ”）に
固定してタイマ１に与えてタイマ１の状態遷移を停止さ
せるように働く。これによりタイマ１は前の状態を保持
し続ける。このあと、ホールド回路１０への制御信号の
入力が停止されると、ホールド回路１０はクロックの固
定を解除するため、タイマ１はクロックのカウントを再
開し保持されてい゛た状態から状態遷移の進行が開始さ
れる。
信号が入力されると、入力回路１３ではこの制御信号に
所定の変換処理を施し、これを各ホールド回路１０．１
１．１２に送信する。この制御信号を受けたホールド回
路１０では、クロックを“Ｈ″ （または゛”Ｌ”）に
固定してタイマ１に与えてタイマ１の状態遷移を停止さ
せるように働く。これによりタイマ１は前の状態を保持
し続ける。このあと、ホールド回路１０への制御信号の
入力が停止されると、ホールド回路１０はクロックの固
定を解除するため、タイマ１はクロックのカウントを再
開し保持されてい゛た状態から状態遷移の進行が開始さ
れる。
一方、入力回路１３から制御信号を受けたホールド回路
１１では、ＰＯ２のアドレスカウント回路（図示せず）
の動作を停止させるとともに、停止直前のアドレスを保
持する。ただし、ＤＲＡＭ３においてはリフレッシュを
行なわなければならないため、ＤＲＡＭ３のリフレッシ
ュ回路（図示せず）に供給するクロックはホールドせず
、このため、このクロックに基いてＤＲＡＭ３のリフレ
ッシュ動作は通常通り行なわせる。これにより、ＤＲＡ
Ｍ３のストア内容が消えることなしに、ＰＯ２はホール
ド回路１１の動作直前のＲＯＭやＲＡＭのアドレスをく
り返し指定することになる。
１１では、ＰＯ２のアドレスカウント回路（図示せず）
の動作を停止させるとともに、停止直前のアドレスを保
持する。ただし、ＤＲＡＭ３においてはリフレッシュを
行なわなければならないため、ＤＲＡＭ３のリフレッシ
ュ回路（図示せず）に供給するクロックはホールドせず
、このため、このクロックに基いてＤＲＡＭ３のリフレ
ッシュ動作は通常通り行なわせる。これにより、ＤＲＡ
Ｍ３のストア内容が消えることなしに、ＰＯ２はホール
ド回路１１の動作直前のＲＯＭやＲＡＭのアドレスをく
り返し指定することになる。
このあと、ホールド回路１１へ制御信号の入力が停止さ
れると、ＰＣ４はアドレスのカウントを再開し、状態遷
移の進行が開始される。なお、ＡｍＵ３に付加されたホ
ールド回路１２は、ホールド回路１１と同様のものであ
る。
れると、ＰＣ４はアドレスのカウントを再開し、状態遷
移の進行が開始される。なお、ＡｍＵ３に付加されたホ
ールド回路１２は、ホールド回路１１と同様のものであ
る。
なお、上記実施例では、クロックに同期して常時状態遷
移を続ける状態遷移回路としてタイマ１゜ＰＣ４，ＡＬ
Ｕ５を備えるマイクロコンピュータの場合について示し
たが、状態遷移回路の種類や個数は上記の場合に限らな
い。また上記実施例のように、タイマ１．ＰＣ４，ＡＬ
Ｕ５の各状態遷移回路に対して、これらに対応する各ホ
ールド回路１０，１１．１２をそれぞれ別に付設した構
成とする場合に限らず、各状態遷移回路とこれに対応す
るホールド回路を１つの回路として構成するようにして
もよい。
移を続ける状態遷移回路としてタイマ１゜ＰＣ４，ＡＬ
Ｕ５を備えるマイクロコンピュータの場合について示し
たが、状態遷移回路の種類や個数は上記の場合に限らな
い。また上記実施例のように、タイマ１．ＰＣ４，ＡＬ
Ｕ５の各状態遷移回路に対して、これらに対応する各ホ
ールド回路１０，１１．１２をそれぞれ別に付設した構
成とする場合に限らず、各状態遷移回路とこれに対応す
るホールド回路を１つの回路として構成するようにして
もよい。
以上のようにこの発明によれば、リフレッシュなどのた
めのクロックを停止させることなく、外部から制御信号
を入力している間だけマイクロコンピュータの状態遷移
を停止させておくことができるので、ダイナミック回路
で構成されたマイクロコンピュータの場合でも、制御信
号をコントロールすることにより１ステツプごとの動作
確認ができるようになり、プログラムのデパックや不良
解析を容易に行うことができる。
めのクロックを停止させることなく、外部から制御信号
を入力している間だけマイクロコンピュータの状態遷移
を停止させておくことができるので、ダイナミック回路
で構成されたマイクロコンピュータの場合でも、制御信
号をコントロールすることにより１ステツプごとの動作
確認ができるようになり、プログラムのデパックや不良
解析を容易に行うことができる。
第１図はこの発明の一実施例であるマイクロコンピュー
タのブロック図、第２図は従来のマイクロコンピュータ
のブロック図である。 図において、１はタイマ、３はＤＲＡＭ、４はＰＣ，５
はＡＬＵ、１０．１１．１２はホールド回路である。 なお、各図中同一符号は同一または相当部分を示す。
タのブロック図、第２図は従来のマイクロコンピュータ
のブロック図である。 図において、１はタイマ、３はＤＲＡＭ、４はＰＣ，５
はＡＬＵ、１０．１１．１２はホールド回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）クロックに同期して状態遷移を続ける状態遷移回
路に対し、その状態遷移の停止を外部より与えられる制
御信号に基づき行わせるホールド回路を備えたことを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298102A JPH01137340A (ja) | 1987-11-25 | 1987-11-25 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298102A JPH01137340A (ja) | 1987-11-25 | 1987-11-25 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137340A true JPH01137340A (ja) | 1989-05-30 |
Family
ID=17855182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298102A Pending JPH01137340A (ja) | 1987-11-25 | 1987-11-25 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137340A (ja) |
-
1987
- 1987-11-25 JP JP62298102A patent/JPH01137340A/ja active Pending
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