JPS6222449B2 - - Google Patents
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- Publication number
- JPS6222449B2 JPS6222449B2 JP54092947A JP9294779A JPS6222449B2 JP S6222449 B2 JPS6222449 B2 JP S6222449B2 JP 54092947 A JP54092947 A JP 54092947A JP 9294779 A JP9294779 A JP 9294779A JP S6222449 B2 JPS6222449 B2 JP S6222449B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- metallized
- bonding
- grounding
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にセラミツク基
板にメタライズして得られる半導体装置の構造に
関するものである。
板にメタライズして得られる半導体装置の構造に
関するものである。
従来の半導体装置は、半導体素子（以下チツプ
と呼ぶ）を半導体用容器（以下パツケージと呼
ぶ）のチツプ固着部（以下アイランド部と呼ぶ）
に接着し、金属細線で結線（以下ボンデイングと
呼ぶ）してキヤツプ封止した構造で、このパツケ
ージはチツプの特性を最大限に発揮させる為に、
アイランドと特定のメタライズリードとキヤツプ
取付枠（以下シールフレームと呼ぶ）との三者を
電気的導通状態（以下グランドと呼ぶ）にしてお
くことが望ましく、従来はパツケージの製造過程
においてメタライズ法でグランド処理をしてい
た。
と呼ぶ）を半導体用容器（以下パツケージと呼
ぶ）のチツプ固着部（以下アイランド部と呼ぶ）
に接着し、金属細線で結線（以下ボンデイングと
呼ぶ）してキヤツプ封止した構造で、このパツケ
ージはチツプの特性を最大限に発揮させる為に、
アイランドと特定のメタライズリードとキヤツプ
取付枠（以下シールフレームと呼ぶ）との三者を
電気的導通状態（以下グランドと呼ぶ）にしてお
くことが望ましく、従来はパツケージの製造過程
においてメタライズ法でグランド処理をしてい
た。
従来の半導体装置について図面を用いて説明す
る。第１図の示すようにセラミツク基板１ａ上に
アイランド２ａを設けアイランド２ａとグランド
用メタライズリード３ａ及びメタライズリード４
ａをWYメタライズによりセラミツク基板１ａの
中間層を通して外部まで引き出す。該アイランド
２ａと該グランド用メタライズリード３ａ及びシ
ールフレーム５ａのメタライズパターン６ａが該
基板１ａの外壁７ａで電気的導通が得られてい
る。又他の複数のメタライズリード４ａも外部ま
で引き出されて外部リード８ａがAg−Cuろう材
によりろう付けされている。この様なパツケージ
のメタライズ部及び外部リード部にNiメツキ及
びAuメツキが１〜2.0μ施されてパツケージが完
成する。このパツケージのアイランド２ａにチツ
プ９ａを固着しチツプ９ａの電極１０ａとメタラ
イズリード４ａの間をAu線又はAl線１１ａによ
り結線（以下ボンデイングと呼ぶ）する。更に本
チツプ２ａのグランド用電極１２ａはメタライズ
リード４ａを介してグランド用メタライズリード
３ａにAu線又はAl線によりボンデイングされて
目的の外部リードに結線するものであつた。
る。第１図の示すようにセラミツク基板１ａ上に
アイランド２ａを設けアイランド２ａとグランド
用メタライズリード３ａ及びメタライズリード４
ａをWYメタライズによりセラミツク基板１ａの
中間層を通して外部まで引き出す。該アイランド
２ａと該グランド用メタライズリード３ａ及びシ
ールフレーム５ａのメタライズパターン６ａが該
基板１ａの外壁７ａで電気的導通が得られてい
る。又他の複数のメタライズリード４ａも外部ま
で引き出されて外部リード８ａがAg−Cuろう材
によりろう付けされている。この様なパツケージ
のメタライズ部及び外部リード部にNiメツキ及
びAuメツキが１〜2.0μ施されてパツケージが完
成する。このパツケージのアイランド２ａにチツ
プ９ａを固着しチツプ９ａの電極１０ａとメタラ
イズリード４ａの間をAu線又はAl線１１ａによ
り結線（以下ボンデイングと呼ぶ）する。更に本
チツプ２ａのグランド用電極１２ａはメタライズ
リード４ａを介してグランド用メタライズリード
３ａにAu線又はAl線によりボンデイングされて
目的の外部リードに結線するものであつた。
しかしながら、この様な従来の半導体装置にお
いては、メタライズリード４ａとグランド用メタ
ライズリード３ａとの間をワイヤーボンデイング
により結線するものであるので手動ボンダーでボ
ンデイングする場合はボンデイングミスはほとん
どないが、今後自動ボンデイングが採用されるに
つれて自動ボンダーの機能上、メタライズリード
とグランド用メタライズリードとの間のボンデイ
ングミスが発生する恐れがあつた。
いては、メタライズリード４ａとグランド用メタ
ライズリード３ａとの間をワイヤーボンデイング
により結線するものであるので手動ボンダーでボ
ンデイングする場合はボンデイングミスはほとん
どないが、今後自動ボンデイングが採用されるに
つれて自動ボンダーの機能上、メタライズリード
とグランド用メタライズリードとの間のボンデイ
ングミスが発生する恐れがあつた。
本発明はこれらの問題点を解決するためになさ
れたものでチツプのグランド用電極のパツドを大
きく設計し、該電極パツドから２本のAu線又は
Al線をグランド用メタライズとメタライズリー
ドにワイヤーボンデイングする事を特徴とする。
れたものでチツプのグランド用電極のパツドを大
きく設計し、該電極パツドから２本のAu線又は
Al線をグランド用メタライズとメタライズリー
ドにワイヤーボンデイングする事を特徴とする。
以下本発明の実施例を第２図に示す斜視図を用
いて説明する。セラミツク基板１ｂにアイランド
２ｂとグランド用メタライズリード３ｂ及びメタ
ライズリード４ｂをＷメタライズによりセラミツ
ク基板１ｂの中間層を通して外部まで引き出す。
該アイランド２ｂと該グランド用メタライズリー
ド３ｂはスルーホール１３ｂを通して導通し、シ
ールフレーム５ｂとグランド用メタライズリード
３ｂは該基板１ｂの外壁７ｂで電気的導通が得ら
れている。又、他の複数のメタライズリード４ｂ
も外部まで引き出されて外部リード８ｂがAg−
Cuろう材によりろう付けされている。このパツ
ケージのメタライズ部及び外部リード部にNiメ
ツキ及びAuメツキが1.0〜2.0μ程施されてパツケ
ージが完成する。このパツケージのアイランド２
ｂにチツプ９ｂを固着したチツプ９ｂの電極１０
ｂとメタライズリード４ｂの間をAu線又はAl線
１１ｂによりボンデイングする。特にグランド用
１２ｂはパツドが大きくつくられており、メタラ
イズリード４ｂとグランド用メタライズリード３
ｂに２本ワイヤーボンデイングする。以上の様に
グランド用電極パツドを大きく設計し通常のボン
デイング方法にする事により手動ボンデイング及
び自動ボンデイング方法を用いてもボンデイング
ミスがなく信頼性的製造歩留的に安定した製品が
得られ本パツケージを用いて本ボンデイング方法
により１種類のパツケージにより数種類の異なつ
たグランドのチツプを使用することが可能となり
パツケージ種類の煩雑さを解消することが可能と
なつた。
いて説明する。セラミツク基板１ｂにアイランド
２ｂとグランド用メタライズリード３ｂ及びメタ
ライズリード４ｂをＷメタライズによりセラミツ
ク基板１ｂの中間層を通して外部まで引き出す。
該アイランド２ｂと該グランド用メタライズリー
ド３ｂはスルーホール１３ｂを通して導通し、シ
ールフレーム５ｂとグランド用メタライズリード
３ｂは該基板１ｂの外壁７ｂで電気的導通が得ら
れている。又、他の複数のメタライズリード４ｂ
も外部まで引き出されて外部リード８ｂがAg−
Cuろう材によりろう付けされている。このパツ
ケージのメタライズ部及び外部リード部にNiメ
ツキ及びAuメツキが1.0〜2.0μ程施されてパツケ
ージが完成する。このパツケージのアイランド２
ｂにチツプ９ｂを固着したチツプ９ｂの電極１０
ｂとメタライズリード４ｂの間をAu線又はAl線
１１ｂによりボンデイングする。特にグランド用
１２ｂはパツドが大きくつくられており、メタラ
イズリード４ｂとグランド用メタライズリード３
ｂに２本ワイヤーボンデイングする。以上の様に
グランド用電極パツドを大きく設計し通常のボン
デイング方法にする事により手動ボンデイング及
び自動ボンデイング方法を用いてもボンデイング
ミスがなく信頼性的製造歩留的に安定した製品が
得られ本パツケージを用いて本ボンデイング方法
により１種類のパツケージにより数種類の異なつ
たグランドのチツプを使用することが可能となり
パツケージ種類の煩雑さを解消することが可能と
なつた。
第１図は従来の半導体装置の断面等を示す斜視
図、第２図は本発明の断面等を示す斜視図であ
る。 尚、図において、１ａ，１ｂ……セラミツク基
板、２ａ，２ｂ……アイランド部、３ａ，３ｂ…
…グランド用、メタライズリード、４ａ，４ｂ…
…メタライズリード、５ａ，５ｂ……シールフレ
ーム、６ａ，６ｂ……メタライズパターン、７
ａ，７ｂ……外壁、８ａ，８ｂ……外部リード、
９ａ，９ｂ……チツプ、１０ａ，１０ｂ……チツ
プ電極、１１ａ，１１ｂ……Au線又はAl線、１
２ａ，１２ｂ……チツプのグランド用電極、１３
ｂ……スルーホール。
図、第２図は本発明の断面等を示す斜視図であ
る。 尚、図において、１ａ，１ｂ……セラミツク基
板、２ａ，２ｂ……アイランド部、３ａ，３ｂ…
…グランド用、メタライズリード、４ａ，４ｂ…
…メタライズリード、５ａ，５ｂ……シールフレ
ーム、６ａ，６ｂ……メタライズパターン、７
ａ，７ｂ……外壁、８ａ，８ｂ……外部リード、
９ａ，９ｂ……チツプ、１０ａ，１０ｂ……チツ
プ電極、１１ａ，１１ｂ……Au線又はAl線、１
２ａ，１２ｂ……チツプのグランド用電極、１３
ｂ……スルーホール。
Claims (1)
- １ 半導体基板の一主面のパツドに各々対応して
絶縁基板上に設けられたメタライズリードを備え
た半導体装置において、前記パツドのうち一つの
パツドから二つの前記メタライズリードにそれぞ
れ結線され、このうち一方の該メタライズリード
は前記半導体基板が固着されたアイランド部に接
続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9294779A JPS5617049A (en) | 1979-07-20 | 1979-07-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9294779A JPS5617049A (en) | 1979-07-20 | 1979-07-20 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617049A JPS5617049A (en) | 1981-02-18 |
| JPS6222449B2 true JPS6222449B2 (ja) | 1987-05-18 |
Family
ID=14068658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9294779A Granted JPS5617049A (en) | 1979-07-20 | 1979-07-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5617049A (ja) |
-
1979
- 1979-07-20 JP JP9294779A patent/JPS5617049A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5617049A (en) | 1981-02-18 |
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